2013

本文探讨了异构计算架构如何应对当前计算领域功耗与性能的双重挑战，通过集成CPU与GPU等不同处理单元来提升能效和用户体验。

该论文探讨了在全球能源消耗和二氧化碳排放挑战下，如何通过电子公司的节能产品和解决方案实现可持续发展。它提出了从家庭到城市的“智能生活解决方案”，以应对资源有限和人口老龄化问题。

该论文回顾了光学光刻技术在集成电路制造中的发展历程，从投影扫描到193nm浸没式光刻机，并展望了下一代光刻技术，包括多重图案化等方法来继续缩小器件尺寸。

该论文提出了一种基于N-path结构的可调谐6阶信道选择滤波器，工作频率范围为0.1-1.2GHz，实现了0.6dB的低通带纹波和+7dBm的高阻塞容限。解决了传统gm-C滤波器在动态范围、功耗、品质因数和中心频率之间的严格折衷问题，适用于鲁棒的无线接收机。

该论文提出了一种基于离散时间（DT）模拟信号处理方法的7阶IIR低通滤波器，在65nm CMOS工艺中实现了2mW功耗、800MS/s采样率、400kHz至30MHz可调带宽和100dB阻带抑制，解决了传统Gm-C和active-RC滤波器在低电压下难以实现高增益宽带宽且功耗效率低的问题。

该论文提出了一种多路径斩波稳定电容耦合运算放大器，解决了传统电容耦合斩波放大器在斩波频率附近存在传输函数陷波以及纹波抑制环路导致建立时间过长的问题。通过引入多路径技术，实现了20V输入共模范围、3μV失调和更快的建立时间。

该论文提出一种面积仅为0.06mm²的斩波稳定电流反馈仪表放大器，采用自动差分对匹配（ADPM）数字校准技术，有效减小斩波引起的输出纹波，实现了14nV/√Hz的低输入参考噪声和小于3.5μV的失调电压，适用于高空间分辨率生物医学和环境监测阵列传感器。

该论文提出了一种智能扬声器驱动系统，集成Class-D音频放大器、DC-DC升压转换器、电流感测ADC和DSP，以在便携设备中最大化声学输出同时保护扬声器免受损坏。通过自适应算法监测音圈温度和振膜偏移，实现了4Ω负载下2.3W的输出功率。

该论文提出了一种立体声Class-G耳机驱动器，通过差分转单端模块和创新的架构设计，在低功耗下实现了高动态范围和低静态电流，解决了移动设备中耳机驱动器的功耗与性能平衡问题。

本文提出一种120nW、18.5kHz的RC振荡器，通过比较器失调消除技术实现±0.25%的温度稳定性。该振荡器旨在替代晶振作为无线传感器中休眠模式的定时器，大幅降低功耗并减小尺寸与成本。

提出一种用于超低功耗传感器平台的乘性延迟锁定环（DLL），采用基于漏电流的振荡器实现0.45V供电下423nW功耗和3.2MHz输出频率，解决了自由运行振荡器受工艺影响需后调整的问题。

该论文提出了一种基于铁电电容的非易失性D触发器（NVDFF），能够在频繁断电时保持电路状态，适用于能量采集和常关系统。通过嵌入式铁电电容实现数据鲁棒感知，避免了竞争问题，并实现了3.4pJ的低能耗。

该论文提出了一种基于MTJ/MOS混合技术的非易失性逻辑-内存（NV-LIM）阵列处理器，通过循环电源门控技术实现了75%的漏电减少，解决了传统CMOS VLSI处理器的功耗瓶颈问题。

本文提出了一种基于晶圆级封装XTAL/BAW谐振器的多功能时序微系统，实现了亚微瓦功耗的实时时钟（RTC）模式和可编程高频输出。通过开关电阻组实现电流-频率转换，扩展了振荡器调谐范围并线性化频率特性，频率可在1-50MHz连续调节。

该论文研究了利用纳米机械谐振器实现微波放大，通过聚焦离子束切割制造铝梁谐振器，间隙小至10nm，旨在替代石英器件并集成到IC技术中。

本文提出了一种用于印刷电路板间非接触互连的垂直定向耦合器，实现了毫米级间隙的高速数据传输，并成功应用于液晶显示器驱动板。该设计通过充分利用垂直定向耦合器的特性，在单个耦合器中实现了两个信号端口，解决了传统连接器体积大、速度受限的问题。

本文提出了一种用于毫米范围板间通信的单相脉冲调制电感耦合收发器，实现了Gb/s数据速率和3.9pJ/b的能效。通过注入锁定技术将自由运行频率锁定到时钟频率，降低了硬件要求并实现了低能耗。

该论文提出了一种具有通用片上参考的反向应答器阵列，用于无电池无线移动传感器网络。通过反向散射通信和片上参考，实现了旋转轴上传感器数据的无线传输，解决了传统有线连接的可靠性和维护问题。

该论文提出了一种可扩展的eTextiles体域网收发器，支持远程供电传感器和双向数据通信，解决了传统体域网高路径损耗和远程供电效率低的问题。

该论文实现了一款32Gb ReRAM存储器件，采用2层堆叠架构和24nm工艺，芯片面积为130.7mm²，解决了高密度非易失性存储器的容量和集成度问题。

该论文提出了一种40nm嵌入式SG-MONOS闪存宏单元，专为汽车应用设计，实现了160MHz的随机读取速度和超过1000万次的编程/擦除循环耐久性，解决了汽车电子对高密度、高速随机访问和高可靠性的需求。

本文提出一种6nW的感应耦合唤醒收发器，用于非接触存储卡，将待机功耗降低500倍。解决了传统存储卡待机功耗高的问题，实现了超低功耗唤醒功能。

本文提出了一种时间差分敏感放大器，用于嵌入式STT-MRAM在低于80mV位线电压下的读取操作，解决了由低隧穿磁阻比（TMR）导致的小读窗口和读干扰问题。

本文开发了基于20nm完全平面单元工艺的128Gb 3b/cell NAND闪存，解决了高密度存储下的可靠性和性能挑战。该设计实现了在先进工艺节点下每单元存储3位的超高密度，为低成本大容量存储提供了解决方案。

本文提出了一种细丝缩放成形技术和电平验证写入方案，用于提高ReRAM的耐久性，实现了超过10^7次循环的耐久性。该技术解决了ReRAM在嵌入式MCU和SoC应用中需要高耐久性的问题。

本文提出了一种采用45nm工艺的6b/cell电荷陷阱闪存，通过基于LDPC的纠错码和抗漂移软感测引擎，解决了多比特存储中阈值电压漂移导致的高原始误码率问题。

该论文针对1Mb STT-MRAM的写耐久性问题，提出了一种带有线电阻平衡方案的新型写路径设计，以减轻MTJ的电压应力，从而优化循环耐久性，满足替代SRAM/DRAM所需的超过10^12次写入要求。

该论文提出了一种统一固态存储（USSS）架构，通过反向镜像（RM）、错误降低合成（ERS）、页面RAID和错误掩蔽（EM）四种技术，使NAND闪存的可接受原始误码率（ABER）提升32倍，或有效延长耐用性4.2倍、数据保留时间34倍，以解决大数据应用中高误码率对固态硬盘可靠性的挑战。

该论文实现了一款完全集成的60GHz CMOS收发器芯片组，基于WiGig/IEEE802.11ad标准，并内置自校准功能，解决了移动设备中60GHz无线通信的集成和校准问题。

该论文提出了一种数字调制的毫米波笛卡尔波束成形发射机，采用正交空间组合技术，旨在解决现有CMOS毫米波发射机能效低的问题。通过创新的架构设计和空间组合方法，实现了更高的传输效率和性能。

本文提出了一种用于60GHz频段的低功耗四元件相控阵QPSK收发器，集成了缝隙环天线以降低封装和测试成本。通过电路堆叠技术和整体优化，实现了50mW发射功耗和65mW接收功耗，为短距离多Gb/s无线链路提供了低成本方案。

本文提出了一种在40nm LP CMOS工艺下实现的60GHz低功耗无线芯片组，集成了波束成形技术，用于高速数据传输。通过优化PLL调谐范围和TX增益，解决了毫米波通信中的功耗和性能平衡问题。

该论文提出了一种用于8Gb/s 60GHz接收机的混合信号32抽头RX-FFE和100抽头DFE，解决了非视距（NLOS）环境下多径干扰导致的符号间干扰（ISI）问题，实现了低功耗、高速率的无线通信。

本文提出了一种基于65nm CMOS工艺的2至16GHz步进频率雷达，用于乳腺癌诊断成像，实现了204mW功耗和3mm分辨率。该设计解决了传统商用矢量网络分析仪在灵敏度、尺寸和成本方面的不足，为医疗雷达成像提供了高集成度的定制硬件方案。

本文提出了一种基于65nm CMOS工艺的可扩展直接采样宽带雷达接收机，支持同时数字多波束阵列。该接收机面向脉冲雷达系统，解决了低功率脉冲雷达信号检测和精确定距的挑战。

该论文提出了一种数字单线多开关（DSWM）信道堆叠IC，采用45nm CMOS工艺实现，用于卫星室外单元。它解决了多卫星信号到多个机顶盒的高效聚合、切换和路由问题，减少了所需同轴电缆的数量。

提出一种双环注入锁定PLL，采用可综合的全数字PVT校准电路，实现了0.022mm²面积和970μW低功耗，FOM达-243dB。解决了传统注入锁定PLL在PVT变化下校准困难的问题，降低了时序约束。

该论文提出了一种用于数字电视和视频应用的合成像素时钟发生器，采用双环架构来降低环形振荡器DCO的相位噪声，实现了0.032mm2面积和3.1mW功耗，集成抖动为30psrms，DCO调谐范围为10-630MHz。

该论文提出了一种采用高频随机调制（RM）而非低频周期调制的全数字锁相环（ADPLL），用于生成扩频时钟（SSC）。该方法显著降低了累积抖动（降低8倍），同时不影响EMI抑制或周期抖动，并允许减少或移除高速外设中的FIFO深度。

该论文提出了一种面积为0.026mm²、功耗5.3mW的32-2000MHz数字小数-N锁相环，采用相位插值相位-数字转换器，解决了全数字PLL噪声大、功耗高以及混合方法中模拟电路设计困难的问题。

该论文提出了一种数字时钟倍频器，实现了2.5GHz工作频率、2.2mW有源功耗和25μW关断功耗，具有2ps均方根长期抖动，并在3个参考时钟周期内完成上电。主要解决了传统时钟倍频器在功率循环中关断功耗高、上电时间长的问题，以实现能量比例操作。

该论文提出了一种利用垂直/水平耦合谐振器的3D时钟分布方案，旨在解决高性能微处理器中时钟分配的低偏斜、低抖动和低功耗挑战。通过耦合环形振荡器替代传统H-tree和LC谐振器，有效降低了PVT变化引起的时钟偏斜。

该论文提出了一种全数字混合温度传感器网络，用于密集热监测，以解决高性能处理器中片上温度传感器数量增加带来的面积和放置规则性挑战。

提出一种用于10mm片内互连的电流模式收发器，通过有源电感均衡技术降低功耗，实现了95fJ/b的能效，并采用自动关断机制减少静态功耗。

该论文针对先进CMOS工艺中PVT变化导致的时序裕度问题，提出了一种名为Razor-Lite的侧信道错误检测寄存器。通过该寄存器实时检测时序错误，实现动态时序裕度恢复，从而提升性能或降低能耗。

本文提出了一种采用高度数字多比特量化器的连续时间ΔΣ调制器，在28nm CMOS工艺下实现了28fJ/conv-step的FoM、78dB动态范围和18MHz带宽，有效降低了量化器功耗。

该论文提出了一种利用噪声的SAR ADC，通过噪声整形和动态比较器技术，在50MS/s采样率下实现了71dB SNDR，功耗仅4.2mW，解决了中速高精度SAR ADC功耗过高的问题。

本文提出一种无时钟的自定时增量ΔΣ ADC，采用过零点检测技术，无需专用时钟信号，从而降低功耗和系统复杂度。该ADC适用于能量受限的传感器应用，可自动断电以适应不同转换速率。

该论文提出了一种6.3μW功耗、20位分辨率的增量Zoom-ADC，通过结合SAR和ΔΣ调制器架构实现了6ppm的积分非线性（INL）和1μV的失调电压，解决了高精度仪器应用中低功耗与高线性度之间的矛盾。

该论文提出了一种20位无时钟DAC，采用分段电压模式R-2R架构，实现了亚ppm线性度、7.5nV/√Hz低噪声和0.05ppm/°C低温漂，适用于医疗成像和科学仪器等对噪声和稳定性要求极高的应用。

本文提出了一种采用电荷平均开关DAC（Charge-Average Switching DAC）的10位SAR ADC，在90nm CMOS工艺下实现0.5至4MS/s的采样率，每转换步能耗仅为2.4至5.2fJ，适用于无线传感器网络和生物医学设备等低功耗应用。该设计通过改进DAC开关策略显著降低了开关能量和SAR控制逻辑功耗，解决了传统SAR ADC中功耗瓶颈问题。

该论文提出了一款完全集成的8通道闭环神经假体SoC，用于实时癫痫发作控制。通过闭环反馈机制，该芯片能够检测癫痫发作并施加电刺激，从而有效控制癫痫，解决了现有疗法对约25%患者无效的问题。

本文设计了一款植入式CMOS神经探针，集成了455个有源电极和52个记录通道，实现了高空间分辨率的多神经元同步监测，解决了传统探头尺寸与分辨率之间的权衡问题。

本文提出了一种采用DR折叠技术的功率高效神经记录架构，实现了0.45V超低电压操作和每通道亚微瓦级功耗，解决了传统神经记录系统中噪声效率与功耗之间的权衡问题。该芯片集成了100个记录通道，在0.18μm CMOS工艺中制造。

该论文提出了一种24通道双频段无线神经记录器，通过活动依赖的功耗管理策略，仅在检测到动作电位时传输数据，从而大幅降低功耗，适用于自由活动小动物的长时间神经记录。

该论文设计了一款集成1024通道的高顺应电压SoC用于视网膜假体，旨在解决电极尺寸减小导致的高阻抗和需要大量通道以支持面部识别和阅读的挑战。芯片面积仅37.6mm2，适合植入式应用。

本文提出了一款完全眼内植入的512通道自校准视网膜假体芯片，采用65nm CMOS工艺，像素面积仅为0.0169mm²，旨在提高空间分辨率以恢复功能性视觉感知。

该论文提出了一种基于近场通信（NFC）的无线荧光计，用于长期植入式连续血糖监测系统。它结合了荧光传感与微系统技术，实现了无电池、低功耗的植入式传感，仅在主机激活时进行测量。

该论文提出了一种集成磁谱仪，用于多路复用生物传感，解决了传统荧光检测成本高、需要光学元件的问题，提供了基于磁标记的低成本、高灵敏度检测方案。

该论文提出了一款用于心脏再同步治疗的超低功耗心内信号处理芯片，集成了生物阻抗测量和模拟特征提取功能，实现了82dB的动态范围。

该论文提出了一种6.4Gb/s的近地单端收发器，用于双列DIMM内存接口系统，以解决多DIMM多rank配置下信道频率响应恶化的问题。通过近地信令和单端架构，实现了高数据率下的低功耗和低延迟传输。

本文提出通过将端接电阻提高到4×Z0来降低单端点对点DRAM接口的收发器功耗27%，并采用1-tap和2-tap集成判决反馈均衡器补偿码间干扰和反射，在0.13μm CMOS工艺下实现5Gb/s数据传输，眼图张开度从20%提升至62.5%。

该论文提出了一种采用薄氧化物器件的DDR发送器，通过时钟羽化压摆率控制实现了1.6Gb/s的数据速率和1.9-7.6V/ns的压摆率范围，同时解决了薄氧化物器件的过压保护问题，显著降低了功耗。

本文提出了一种自适应带宽PLL，通过动态调整带宽避免电源噪声干扰，以及一种无DFE的快速预充电采样技术，用于超过10Gb/s/pin的图形DRAM接口，有效降低抖动并提高数据采样余量。

本文在20nm高k金属栅极工艺上实现了112Mb SRAM，通过辅助电路技术有效降低了漏电流和最小工作电压（Vmin），适用于低功耗和低电压的SoC平台应用。

本文提出一种利用输出预测减少位线开关活动的SRAM设计，并采用统计门控读出放大器(SA)技术，实现了高达1.9倍的能耗降低，主要针对移动应用中SRAM功耗瓶颈问题。

本文提出一种双电源SRAM，利用位线功率计算器（BLPC）和数字可控保持电路（DCRC）在室温至高温范围内降低主动和待机功耗。在28nm CMOS工艺下，测试芯片实现了主动功耗降低27%、待机功耗降低85%的效果。

该论文介绍了一款采用22nm SOI工艺制造的64Mb SRAM，通过细粒度电源门控和低能耗电源分区技术，有效降低了泄漏功耗并提高了存储密度。

本文针对32nm zEnterprise EC12处理器的7GHz L1缓存SRAM设计，采用动态电路应对随机器件变异带来的脉冲收缩和信号对齐问题。提出了新的设计方法以确保在高速和高功耗限制下的可靠运行。

该论文实现了一款完全集成的2×2 b/g和1×2 a频段MIMO WLAN SoC，采用45nm CMOS工艺，用于多无线电IC。它解决了多频段、多天线WLAN系统在单芯片上的集成挑战，实现了高数据速率和低功耗。

本文提出了一种用于2.4GHz WLAN的数字调制发射机，集成了相位路径和动态负载调制技术，以解决Wi-Fi发射机在高峰均功率比OFDM调制下回退效率低的问题。该设计在65nm CMOS工艺中实现，无需片外相位调制仪器。

本文提出了一种采用40nm CMOS工艺的全数字射频发射器，适用于多模宽带应用。针对正交数字功率放大器（DPA）中I/Q路径交互导致的线性度下降问题，提出了一种创新的二维数字预失真技术来补偿AM-AM/AM-PM失真。

该论文提出了一种通用GNSS SoC，集成了单个可重构低中频接收器、单个分数-N频率合成器和数字基带处理器，支持GPS/Galileo/Glonass/Beidou多系统同时接收，解决了传统双接收器架构复杂度高、面积大和功耗高的问题。

该论文提出了一种支持LTE Rel-11及后续版本非连续载波聚合的接收机架构，解决了在手机中实现非连续载波聚合时面临的总带宽跨度大、干扰复杂等挑战。

该论文提出了一种基于40nm CMOS工艺的多频段LTE无SAW调制器，针对LTE系统中因功率集中在少数资源块而产生的C-IM3干扰问题，实现了-60dBc的C-IM3性能。

该论文提出了一种用于LTE发射机的Class-A/B功率混合器，旨在降低功耗和面积的同时保持性能。通过创新的电路设计，解决了大信号发射时功耗过高的问题，适用于现代LTE通信系统。

本文提出一款采用40nm CMOS工艺的全数字极化发射机，通过高效Class-D DPA实现34%的效率，在2.4GHz频段输出13.5dBm功率，芯片面积仅0.27mm2。该设计解决了传统模拟发射机面积大、效率低的问题，实现了低成本、低功耗和可重构性。

该论文介绍了一款采用28nm CMOS工艺的32Gb/s有线接收器，集成了CTLE和2抽头DFE均衡器。主要解决了高速数据传输中因信道损伤引起的码间干扰问题。

本文提出了一种采用65nm CMOS工艺的3抽头判决反馈均衡器（DFE），实现了66Gb/s的数据率与仅46mW的低功耗。通过解决传统环路展开（loop-unrolling）DFE中因选择器MUX引入的额外延迟及复杂度指数增长问题，满足了高速I/O对均衡器性能的严苛需求。

本文提出了一款采用40nm CMOS工艺、功耗低于2W、速率范围为39.8至44.6Gb/s的发射机和接收机芯片组，集成了SFI-5.2接口，支持OC-768/OTU-3标准。该芯片组旨在解决互联网基础设施的带宽瓶颈，并通过标准CMOS技术实现以往只有双极工艺才能达到的高速收发性能，同时应对信道带宽限制和接收机抖动容限的挑战。

本文提出了一种用于多标准8.5-11.5 Gb/s串行链路的双路径接收器模拟前端，通过ADC-DSP路径和二进制切片路径的并行架构，在严重信道损伤下提供鲁棒性能，同时针对低损耗信道实现低功耗。

该论文提出了一种采用数据插值（Data-Interpolator）技术和2抽头判决反馈均衡器（DFE）的接收机，在28nm CMOS工艺下实现了32Gb/s的数据速率，解决了高速串行通信中的信号完整性问题和码间干扰。

本文提出了一种采用多相采样技术的32-48Gb/s串行发射机，在65nm CMOS工艺中实现。该设计消除了传统串行器中最后一级的建立/保持时间约束，避免了延迟匹配缓冲器或校准环路，从而降低了功耗和面积开销。

该论文提出了一种28nm CMOS工艺下的32Gb/s时间交织发射机，兼容带DFE的NRZ接收机。针对四分之一速率时钟占空比误差导致信号完整性下降的问题，在PLL和时钟分频器之间集成了占空比校正器（DCC），将半周期变化从±4.5ps抑制到±1.25ps。

该论文提出了一种采用40nm LP CMOS工艺的22Gb/s 2抽头部分响应判决反馈均衡器（prDFE）接收器，通过冗余决策将关键反馈环路从模拟前端移至后切片器域，突破了传统DFE的速度限制，实现了0.94mW/Gb/s的高能效。

本文提出了一种2.5-3.3GHz的CMOS Class-D VCO，利用纳米CMOS工艺的优良开关特性，在GHz频段首次实现了Class-D振荡器。相比传统的Class-B和Class-C振荡器，该设计在保持相同相位噪声水平下进一步降低了功耗。

该论文提出一种三次谐波注入技术，应用于65nm CMOS工艺的Class-F振荡器，实现了5.87-7.56GHz的频率范围并达到192dBc/Hz的优异FOM值，有效降低了相位噪声。

本文提出一种采用电感分裂技术扩展调谐范围的32nm CMOS VCO，工作频率33.6-46.2GHz，实现了177.5dBc/Hz的最小噪声FOM，解决了毫米波频段超宽调谐与低相位噪声的挑战。

该论文提出了一种基于60GHz全数字分数-N锁相环（ADPLL）的毫米波数字发射机，解决了60GHz下MOS变容管Q值低导致DCO性能差的问题。通过两点调频实现宽带调制，并支持高度可重构性，适用于低成本、高集成度的射频与基带电路集成。

该论文提出了一种基于同相注入耦合正交VCO（QVCO）的57.9-68.3GHz频率合成器，采用65nm CMOS工艺，功耗仅24.6mW。解决了毫米波频段正交LO信号生成困难、传统方法功耗高或难以实现的问题。

提出一种采用多输出Bang-Bang鉴相器和基于相位插值的分数分频器的数字锁相环，解决了传统Bang-Bang PLL仅能整数N操作的限制，实现了2.4psrms的低抖动性能。

本文提出了一种覆盖50至930MHz的正交输出分数N频率合成器，采用770至1860MHz的单电感LC-VCO，用于数字电视调谐器。解决了宽频带本地振荡器生成的问题，支持多种DTV标准。

本文提出一种基于封装键合线作为电感器的四相全集成降压转换器，采用飞电容技术减少片上去耦电容面积5倍，实现82.4%的峰值效率。解决了多相转换器中电感面积大和输出纹波的问题。

本文提出了一种用于HSUPA发射机的AC耦合混合包络调制器，通过结合开关调制器和线性放大器，实现了80%的调制器效率。该设计解决了多输入电压调制器产生多个电源开销大的问题，有效提升了发射机的整体效率。

该论文提出了一种CMOS双开关电源调制器，用于20MHz LTE包络跟踪射频功率放大器，通过优化调制器拓扑实现了8%的效率提升。解决了宽带宽和高效率电源调制器设计的挑战。

该论文提出了一种使用GaN FETs和突发模式控制器的11MHz 22W LED驱动器，实现了0.96的高功率因数。通过集成控制器和驱动器，减少了元件数量，实现了驱动器的小型化和高效化。

该论文提出了一种全集成逐次逼近开关电容DC-DC转换器，实现了31mV的输出电压分辨率，解决了超低功耗微系统中电池电压到多个低压供电的高效转换问题。

本文提出了一种全集成电池连接的开关电容电压调节器，实现了亚纳秒级响应速度，无需片外元件。该设计解决了移动设备中电池电压与处理器所需低电压之间的转换问题，同时支持高功率密度和高效能。

该论文提出了一种基于片上铁电电容的可重构开关电容DC-DC转换器，通过利用铁电电容的高介电常数和低寄生效应，实现了93%的高效率。解决了传统开关电容转换器中因寄生电容和导通损耗导致的效率受限问题。

该论文提出了一种用于多串LED驱动器的软自换向方法，通过最小化控制电路实现高效率和高功率因数。该方法解决了传统多串LED驱动器中因高电压余量导致的效率下降问题，并降低了总谐波失真。

该论文提出了一种用于电子稳定性控制的全差分电荷平衡加速度计，通过改进电磁干扰（EMI）抗扰度，实现了在未屏蔽模塑封装中的可靠运行，满足发动机舱内恶劣环境下的ESC规范要求。

该论文提出了一种面积为0.25mm²的AC偏置MEMS麦克风接口芯片，实现了58dBA的信噪比。通过片上电容的11位可编程修调，有效抑制了载波和时钟幅度噪声的影响。

本文提出了一种基于非均匀量化器的超低功耗CMOS光电容积描记法心率传感器IC，工作在0.5V电压下，功耗低于4μW。通过采用对数数字-电阻转换器作为光电二极管负载，并结合非均匀量化器，实现了低功耗的心率监测。

本文提出了一种用于电池监测的微功耗电流传感系统，由校准分流电阻、ΔΣ ADC和动态带隙参考构成。通过动态误差校正和数字温度补偿技术，在-40至+85°C范围内实现了0.03%的增益误差和10μA偏移，精度比使用片外参考的方案提升3倍。

该论文提出了一种基于码分多址（CDMA）的互电容30×24触摸屏读出IC，实现了55dB的信噪比和240Hz的帧扫描率。通过CDMA技术，有效抑制了来自电源线（50/60Hz哼声）、显示噪声和SMPS等外部干扰，解决了触摸屏系统中噪声引起的性能下降问题。

该论文提出了一种高抗噪触摸控制器，采用滤波-德尔塔积分和电荷插值技术，解决了互电容式触摸屏在多点触控中因传感时间缩短导致的信噪比下降问题。

该论文提出了一种用于移动有源矩阵液晶显示器的10位列驱动器IC，通过无失配开关电容插值技术实现了5.6mV的通道间DVO（数字电压输出）差异，解决了传统电阻DAC架构在高色深下芯片面积过大的问题。

本文提出了一种无TEC（热电冷却器）的红外辐射热计成像器，采用640×480像素阵列，像素间距17μm，在10°C至70°C的温度范围内实现了低于50mK的NETD（噪声等效温差），且电源电压低于4V。通过采用电容反馈跨阻放大器（CTIA）和像素级4位偏移预校正（OPC）技术，有效补偿固定模式噪声，防止CTIA饱和，从而在宽温度范围内保持高性能。

该论文提出了一种基于32×32 CMUT阵列与前端IC通过倒装焊技术集成的3D容积超声成像系统，解决了传统2D成像依赖操作者技能和无法提供详细组织结构视图的问题。

该论文提出了一种用于片内信号传输的电荷回收堆叠低功耗I/O接口，工作在5至10Gb/s速率下，能效达到0.1pJ/b。通过电荷回收技术和堆叠结构显著降低了功耗，解决了高速片内互连的能耗问题。

该论文提出了一种可扩展的64通道并行I/O系统，在32nm CMOS工艺下实现了0.128至1Tb/s的聚合带宽和0.8至2.6pJ/b的能效，解决了高性能计算系统中对高带宽、低功耗和低成本I/O的需求。

该论文提出了一种用于先进封装的短距离串行链路，采用接地参考单端信号传输，在28nm CMOS工艺下实现了20Gb/s的数据率和0.54pJ/b的能效。接收器使用共栅放大器与CMOS反相器级联，实现低摆幅信号到全摆幅CMOS电平的转换和放大。

本文提出一种基于封装内耦合器的5.5Gb/s、5mm距离无接触接口，并集成50Mb/s双向子通道，采用共模OOK信令。该接口旨在替代传统线束和连接器，提供抗机械故障、防水/化学品隔离及低成本等优势，同时避免传统无线电技术在短距离通信中的功率效率问题。

本文设计了一个基于Tomlinson-Harashima预编码（THP）的8Gb/s发送器，支持NRZ和PAM-4两种调制格式，采用8抽头、6位量化，能效为1.5mW/Gb/s。该发送器针对未来内存链路应用，通过预编码技术有效消除符号间干扰（ISI），降低了接收端均衡复杂度。

提出一种采用双反馈环路和正交注入方案的注入锁定振荡器（ILO）的转发时钟接收机，实现了8Gb/s数据率和0.65mW/Gb/s的功耗效率，解决了低功耗和高带宽下时钟恢复的挑战。

该论文提出了一种低功耗（3.1mW）的相位可调正交时钟生成方法，无需频率转换即可从两相时钟产生正交相位，适用于CEI 28G短距离CDR。解决了传统分频器或耦合LC-VCO方法在25Gb/s以上多通道实现中功耗和面积大的问题。

本文提出了一种无分频器的次谐波注入锁定PLL，通过自调整注入时序克服了工艺、电压和温度变化对注入时序的敏感性，同时降低了功耗。

该论文提出了一种采用频谱整形分段技术的宽带分数N环形PLL，用于抑制分数杂散。通过改进相位插值器中的增益误差和非线性问题，实现了宽带宽和低杂散性能。

该论文提出了一种全并行非二进制LDPC解码器，通过细粒度动态时钟门控技术实现了1.15Gb/s的吞吐量，解决了非二进制LDPC解码器高复杂度与低能效的问题。

本文介绍了一款在28nm UTBB FDSOI工艺上实现的IEEE 802.11n LDPC解码器，展示了该电路相比28nm LP高k金属栅CMOS体硅工艺的性能优势，并引入了扩展体偏置范围技术以提升能效。

本文提出一种自超截止电源门控技术，结合状态保持，在0.3V超低电压下实现32位RISC核心，解决了超低电压设计中泄漏功耗与性能的矛盾，达到0.29fJ/cycle/gate的能效。

本文提出了一款基于Razor技术的低功耗1GHz FIR加速器，采用时间借用跟踪流水线和近似纠错电路，在65nm CMOS工艺中实现。通过消除静态电压裕度，显著降低了功耗，并提供了对延迟故障的弹性。

该论文提出了一种用于生物电信号(ExG)应用的动态可重构SoC，工作在0.4V超低电压和1MHz频率，采用40nm LP CMOS工艺。通过片上信号处理减少无线电通信能耗，解决了无线传感器节点的能量约束问题，实现了可靠且高能效的操作。

本文提出一种基于非易失性逻辑（NVL）的Cortex-M0 MCU SoC，能够在电源中断时自动备份所有触发器状态，实现100%数字状态保留。该SoC在休眠模式下零泄漏，恢复时间小于400ns，功耗为75μA/MHz，工作频率8MHz，解决了能量采集应用中高待机功耗或重启开销的问题。

该论文提出了一种通过有源硅中介层实现4096个TSV的宽I/O接口，达到100GB/s的数据带宽，并集成了原位波形捕获功能，用于解决3D堆叠内存系统中的高带宽、低功耗和可测试性问题。

本文提出间歇谐振时钟（IRC）技术，通过在近阈值电压（0.37V）下使用脉冲式时钟信号替代传统50%占空比时钟，实现了任意时钟频率下的功耗降低。该技术在980kHz时钟频率的32x32位加法器阵列中得到验证，展现了低电压下的能效优势。

本文提出了一款45nm CMOS工艺的近场通信（NFC）无线电收发器，在卡模拟模式下实现了0.15A/m的接收灵敏度和4mA的电流消耗。该设计支持0.15至12A/m的宽动态场强范围，满足多个NFC标准的要求。

本文提出了一种基于塑料基底薄膜晶体管和天线的超再生无线电，实现了在大型柔性 sheets 上的分布式无线通信。该工作解决了大面积电子学中长距离无线通信的关键挑战，利用超再生架构在塑料 TFT 上实现了低功耗射频链路。

该论文设计了一款集成数字基带的超低功耗无晶振9.8GHz UWB收发器，采用0.18µm BiCMOS工艺。通过堆叠FET和休眠模式降低泄露功耗，并利用5位电容阵列实现单次频率校准，解决了传统晶振功耗高和频率稳定性的问题。

该论文提出了一种自占空比和同步的超宽带（IR-UWB）接收机SoC，通过基于时钟数据恢复（CDR）的位级占空比技术解决了接收机同步和功耗挑战。实现了375pJ/b的能效和-76.5dBm的灵敏度，数据速率为2Mb/s。

该论文提出了一种面向个人/体域网的多标准超低功耗2.4GHz收发器，支持蓝牙低功耗、ZigBee、IEEE802.15.6以及专有2Mb/s模式。通过优化电路架构和功耗管理，实现了1.9nJ/b的能效，显著降低了传统短距离无线通信的功耗。

该论文提出了一款基于65nm CMOS工艺的2.4GHz ZigBee接收机，通过采用电流复用Blixer和混合滤波器拓扑，实现了1.7mW功耗和0.22mm2芯片面积。同时，设计了一种0.6V供电的LO发生器，利用电容分压降低等效负载，优化了混频器的增益和噪声系数。

本文提出了一种支持IEEE 802.15.6 WBAN标准的多通道、多调制发射机，采用相位插值双注入DLL基合成器实现FSK/GMSK/QPSK/π/4-DQPSK调制，能量效率达110pJ/b，解决了可重构无线发射机的高能效和多标准兼容问题。

该论文提出了一款符合IEEE 802.15.6标准的无线体域网收发机，用于多通道电针灸应用。通过优化电路设计，实现了5.5mW的低功耗，解决了WBAN标准中人体通信的高能效需求。

该论文介绍了一款支持多通道接收和DSSS调制的宽带UHF ISM频段收发器，解决了多通道干扰和频谱效率问题。通过集成多通道接收机和DSSS调制器，实现了高数据速率和抗干扰能力。

该论文设计了一款用于能量收集应用的2.4GHz接收器，采用300mV超低电压供电，功耗仅1.6mW，灵敏度达到-94dBm。通过使用自偏置反相器级联的电流复用IF放大器，克服了极低压头空间限制，实现了高增益与低功耗的平衡。

该论文提出了一款用于10G以太网应用的10.3GS/s 6位闪存模数转换器（ADC），旨在解决长距离多模光纤（LRM）等挑战性通信信道中的高速数据转换问题，支持DSP自适应接收机以实现多种10GE标准。

本文提出了一种11位3.6GS/s的时间交错SAR ADC，采用65nm CMOS工艺，旨在提高采样率以满足雷达、软件无线电等应用需求。通过时间交错架构实现了高速低功耗采样。

本文提出了一种14位2.5GS/s的8路交织流水线ADC，采用背景校准和数字动态线性校正技术。通过模拟抖动作为幅度参考，利用LMS增益校准循环检测输出码与伪随机抖动的相关性，实现片间增益校准，解决了高速高精度ADC中的增益失配和非线性问题。

本文提出一种采用交替比较器的异步冗余单通道SAR ADC，在32nm数字SOI工艺下实现1.2GS/s采样率，功耗仅3.1mW，解决了高速与低功耗的权衡问题。

该论文提出了一种900MS/s、8.6 ENOB的时间交织2b/cycle SAR ADC，通过引入1b/cycle重构模式来提升分辨率，解决了2b/cycle结构中DAC和比较器失配、回踢噪声和偏移等误差源导致分辨率受限的问题。

本文提出了一种14位80MS/s的逐次逼近寄存器（SAR）模数转换器（ADC），采用65nm CMOS工艺实现了73.6dB的SNDR。该设计解决了SAR架构在高速高精度应用中难以同时兼顾速度和精度的难题。

该论文提出了一款12位1.6GS/s的电流舵DAC，采用40nm CMOS工艺，功耗仅40mW。通过优化电流源阵列和开关瞬态，实现了在整个奈奎斯特带宽内SFDR超过70dB，解决了高速DAC中寄生电容和失配导致的线性度下降问题。

该论文提出了一种功耗仅为3.4μW的CMOS图像传感器，集成了运动触发的特征提取算法，旨在解决无线传感器网络中图像传输功耗过高的问题。通过仅在检测到运动事件时输出感兴趣目标的信息，大幅降低了数据传输带宽和系统功耗。

该论文提出了一种467nW的CMOS视觉运动传感器，通过时间平均和像素聚合技术实现超低功耗运动检测，解决了无线传感器节点在电池供电下功耗过高的问题。

该论文提出了一种3D堆叠图像传感器，通过像素内存储节点实现全局快门功能，消除了卷帘快门导致的果冻效应失真。实现了-160dB的极低寄生光灵敏度。

本文提出一款1/4英寸8百万像素背照式堆叠CMOS图像传感器，通过将像素层和电路层垂直堆叠，实现了小尺寸、高像素密度和高速读出，满足了智能手机对多功能和高性能成像的需求。

本文提出了一种用于正电子发射断层扫描（PET）的8×16像素时间分辨传感器，每个像素集成了64ps分辨率的12位时间数字转换器（TDC），并实现了100MS/s的实时能量直方图，解决了PET成像中高精度时间测量和数据处理速度的挑战。

本文提出一种基于0.18μm CMOS工艺的SoC，实现了100米距离、10fps帧率、200×96像素的飞行时间深度传感器。解决了现有CMOS深度传感器在强背景光下性能下降、测距范围有限（通常小于6米）以及无法处理多回波目标的问题。

该论文提出了一种基于线性模式增益调制雪崩光电二极管（APD）的3D相机，用于解决传统飞行时间（ToF）传感器在动态范围和精度上的限制。通过采用增益调制技术，实现了高精度距离测量和低功耗操作。

提出一种用于单镜头相机系统的2.1Mpixel CMOS 3D图像传感器，通过将相机入瞳分为左右眼区域并交替排列像素，结合片上透镜实现双目视差，从而无需双镜头即可获取3D图像。

本文提出一种1.4M像素CMOS图像传感器，采用PMOSCAP列CDS和10位自差分偏移消除技术，在51mW功耗下实现了187.5μVrms的读噪声，解决了移动手机市场中低功耗和小面积的需求。

本文介绍了IBM System z微处理器及其多芯片模块（MCM）的设计与实现，旨在解决高性能计算中的功耗、散热和信号完整性等问题。通过创新的微架构和封装技术，实现了GHz级别的运行频率和高集成度。

该论文介绍了Oracle SPARC T5处理器，采用28nm工艺，集成了16个核心，运行频率达3.6GHz。通过加倍核心管道数量并改进SoC架构，显著提升了性能、可扩展性和功耗效率。

该论文提出了一种支持双域（GF(p)和GF(2^m)）的椭圆曲线密码（ECC）处理器，能够抵抗侧信道攻击。通过优化算法和架构，实现了在GF(p521)上3.40ms、在GF(2^521)上2.77ms的运算速度，解决了ECC处理器在安全性和性能之间的平衡问题。

本文介绍了AMD的Jaguar低功耗x86-64核心，是Bobcat的后续产品，采用28nm工艺，面积3.08mm²，支持从平板电脑到客户端产品的宽功耗范围。通过集成电源门控和可调写入斩波技术，优化了SoC功耗并提高了RAM设计的灵活性和工艺可移植性。

该论文介绍了Godson-3B1500，一款基于32nm HKMG低功耗工艺的8核微处理器，工作频率1.35GHz，功耗40W，峰值性能172.8GFLOPS。通过设计优化，支持1.0V至1.3V的宽电压范围，实现了高性能与低功耗的平衡。

该论文设计了一款65nm工艺的24核处理器，用于多媒体和通信应用，核心特点是采用包控电路交换双层片上网络（NoC），实现了11Tb/s/W的能效和435Gb/s的二分带宽。通过簇共享NoC连接异构可重构加速器，在满足高灵活性的同时提升了性能和能效。

该论文介绍了基于SPARC T5处理器的Oracle T系列系统，通过1跳无粘合连接实现从1到8个插槽的扩展，并优化了带宽和电源管理。系统集成了16个8线程核心、8MB L3缓存、4个片上内存控制器和2个PCIe Gen 3接口，解决了多核多线程设计中硬件与软件集成带来的带宽和功耗挑战。

本文介绍了第10代SPARC64 X处理器，该处理器采用增强的28nm HKMG CMOS工艺，集成30亿晶体管和588mm²的die，包含16个核心。通过应力控制、SiGe改进和S/D优化实现了约10%的性能提升，面向关键任务UNIX服务器。

该论文提出了一种工作于6.78 MHz的谐振调节整流器（3R），用于6W无线充电系统，实现了86%的效率。通过分析谐振条件下电流和电压的动态特性，在连续导通模式（CCM）和断续导通模式（DCM）下优化了整流和调节性能。

本文提出了一种13.56MHz全集成1X/2X主动整流器，带有补偿偏置电流，用于感应供电设备。该整流器实现了高效率的无线功率传输，适用于植入式医疗设备等应用。

本文提出一款400nW单电感双输入三输出DC-DC升降压转换器，集成最大功率点跟踪功能，专为室内光伏能量收集设计。解决了室内低光环境下光伏电池输出功率变化大、需要高效能量管理的问题。

该论文提出了一种用于光伏模块集成移动设备的自适应负载线调谐IC，解决了移动设备在频繁手指操作或运动时面临的快速变化阴影和部分阴影问题。该IC实现了最大功率点跟踪（MPPT），具有470µs的瞬态时间、超过99%的稳态精度和94%的功率转换效率。

本文提出了一种光伏能量收集充电器，集成了最大功率点跟踪和电池管理功能，功耗仅为3.4mW。解决了传统太阳能充电器在光照变化下无法高效提取最大功率以及电池管理复杂的问题。

该论文提出了一种用于能量收集的自偏置集成DC-DC降压转换器，输入电压范围为5-60V，输出功率范围为25-1600µW，并采用全模拟最大功率点跟踪（MPPT）算法，解决了高压能量收集系统中功率传输效率低的问题。

该论文提出了一种用于压电能量采集的能量感知接口集成电路，能够在1µW至1mW的宽功率范围内高效工作，解决了现有接口电路在间歇性采集功率下能量损失高的问题。

该论文提出了一种采用单电感的0.35µm CMOS压电能量采集器，通过能量投资技术延长振动周期内的阻尼时间，从而提升采集效率。解决了微型系统因储能有限而导致寿命短的问题。

该论文提出了一种无SAW滤波器的模拟前端接收器设计，适用于TDD和FDD系统。通过去除SAW滤波器和外部balun，降低了成本和插入损耗，同时提高了接收器对带外大干扰的处理能力。

该论文提出了一种在天线输入端同时实现空间和频域滤波的技术，旨在提高多天线收发器的线性度。通过全无源开关电容网络，实现了高达+10dBm的带外/波束外输入参考1dB压缩点（P1dB），显著改善了传统方案的线性度与噪声折中。

该论文提出了一种利用互混消除的相位噪声和杂散滤波技术，解决了在存在大功率阻塞信号时，接收机因互混导致的噪声系数恶化问题。通过该技术，可以在不依赖外部射频滤波的情况下，有效抑制阻塞信号引起的相位噪声和杂散干扰。

本文提出了一种采用串并联变压器、晶体管堆叠和放大器堆叠三种技术的阵列RF功率放大器，在低电压CMOS工艺下实现了高输出功率和大带宽。该PA工作在5.3GHz，提供30.3dBm输出功率和1.9GHz带宽。

该论文提出了一种用于WCDMA/LTE应用的1.8GHz线性CMOS功率放大器，通过采用供应路径切换方案来提高平均功率效率，解决了线性CMOS PA在移动终端中效率低下的问题。

针对RFID接收机中TX泄漏导致灵敏度下降的问题，提出了一种基于死区放大器的新TX泄漏抑制技术。该技术有效减少了来自发射机的连续波泄漏，提高了接收机灵敏度。

该论文提出了一种全集成、11阶、4记忆项、温度补偿的复杂模拟多项式预失真器，用于无线基础设施射频功率放大器的线性化。它采用0.18μm CMOS工艺，无需校准，在100MHz至4GHz频率范围内功耗仅200mW，可提供高达25dB的线性度改善，解决了小基站中数字预失真功耗高、成本高的问题。

该论文提出了一款用于贴片式透皮给药系统的离子电渗控制器芯片，通过集成双模式阻抗传感器实现了87mA·min的电流控制。解决了传统给药方式疼痛、感染和肝脏首过效应等问题，实现了精确剂量控制和非侵入性药物递送。

本文提出了一种基于非线性支持向量机（NLSVM）的患者特异性癫痫发作分类SoC，旨在实现低延迟（<2秒）和高检测率的实时癫痫抑制。该SoC在保持低功耗的同时，克服了之前线性SVM方法检测率低、误报率高的问题。

该论文提出了一种基于硅通孔（TSV）的双面集成微系统，用于神经传感应用。通过将传感电极和信号处理电路集成在芯片两侧，解决了传统神经记录系统体积大、信号噪声高的问题，实现了小型化、高信噪比的神经信号采集。

该论文提出了一种厚度仅1微米的64通道表面肌电图测量片，采用2V有机晶体管，用于义手控制。解决了传统多通道EMG测量系统刚性、不舒适的问题，实现了柔性、薄型、多通道的肌电信号采集。

本文介绍了一种采用全印刷有机互补技术制造的4位模数转换器（ADC），该技术集成了电阻元件，可在塑料基板上实现柔性大面积电子。该工作解决了有机晶体管电路在模拟/混合信号应用中的挑战，为传感器增强型RFID等应用提供了基础。

该论文提出了一种基于有机薄膜晶体管（OTFT）的VCO型模数转换器（ADC），专为化学和温度传感器等准静态信号设计。通过采用VCO架构和数字校准技术，在6位分辨率下实现了1LSB的积分非线性（INL），为柔性有机电子系统中的传感器接口提供了低功耗、低成本解决方案。

本文提出了一种1024×8像素、700ps时间门控的SPAD线传感器，用于激光拉曼光谱和LIBS分析，解决了拉曼信号被荧光背景淹没的问题。该传感器通过时间域滤波有效抑制荧光，适用于太空和火星车上的行星探测任务。

该论文实验演示了首个完全由碳纳米管FET（CNFET）构建的全数字电容传感器接口，旨在实现极低功耗传感应用。通过利用CNFET在能量效率上的优势，解决了传统CMOS传感器接口在低功耗场景下能效不足的问题。

该论文设计了一个四通道25Gb/s跨阻放大器（TIA），采用0.13µm BiCMOS工艺，总功耗仅270mW，串扰惩罚低于0.15dB。解决了多通道并行光接收机中因通道间串扰导致的性能下降问题，适用于100Gb/s及以上光传输系统。

本文提出一种基于65nm CMOS的4×25-28Gb/s光接收机，通过偏移消除TIA和增大跨阻降低噪声，实现-9.7dBm的高灵敏度，功耗仅4.9mW/Gb/s，适用于板间互连。

本文提出了一种基于盲波特率ADC的时钟数据恢复(CDR)电路，通过数字域处理接收数据，减少了对模拟前端的需求。该设计解决了时钟偏斜导致的抖动和增益失配问题，并采用可变延迟补偿技术。

本文提出了一种基于环形谐振器的硅光子收发器，通过偏置波长稳定和自适应功率灵敏度技术解决了环形谐振器在硅光子链路中的可靠性和鲁棒性挑战。该设计实现了距离无关的带宽扩展，适用于波分复用系统。

该论文提出了一种单片集成的光学载流子注入环形调制器及其全数字驱动电路，实现了2.5Gb/s的数据速率和1.23pJ/b的能效，解决了硅光子互连中高带宽密度和低能耗的需求。

本文提出了一种20Gb/s的NRZ/PAM-4发射机，采用40nm CMOS工艺实现，用于驱动0.13µm CMOS硅光调制器。通过使用较小的反相器降低段电容以及利用随机数据减少有效电容，实现了显著的功耗节省。

该论文提出了一种采用判决反馈均衡和无限脉冲响应均衡（DFE-IIR）的光接收器，用于解决高速光互连中的符号间干扰问题。通过结合DFE与IIR滤波器，实现了低功耗、高灵敏度的光接收，适用于芯片间光互连。

本文设计了一款10Gb/s、6Vpp差分调制器驱动器，采用0.18µm SiGe-BiCMOS工艺，用于硅光子发射机。该驱动器解决了高速光通信中需要高电压摆幅驱动硅光调制器的问题。

该论文提出了一款工作在210GHz的全集成差分收发机，采用32nm SOI CMOS工艺，通过基频VCO实现信号生成，解决了亚THz频段缺乏射频放大和高效信号生成的问题，为10Gb/s芯片间无线通信和成像/光谱学等应用提供了CMOS集成方案。

本文提出了一种在65nm CMOS工艺中实现的260GHz宽带辐射源，实现了1.1mW连续波辐射功率和15.7dBm等效全向辐射功率(EIRP)。解决了现有CMOS太赫兹源带宽不足的问题，适用于便携式太赫兹光谱系统。

该论文在65nm CMOS工艺中设计并实现了一个工作于260GHz的放大器，获得了9.2dB的增益和-3.9dBm的饱和输出功率。主要解决了晶体管在接近最大振荡频率（fmax）时可用增益急剧下降的问题，为太赫兹和毫米波系统提供了有效的信号放大方案。

本文提出了一种全集成42GHz功率放大器架构，通过16路零度合成器组合16个片上PA，实现了0.7W输出功率和10%的功率附加效率，解决了硅基毫米波PA输出功率不足的问题。

本文提出了一种94GHz 3D图像雷达引擎，采用4TX/4RX波束成形扫描技术，工作频率为88-96GHz且退化小于1dB。通过两步相位插值实现了7位相移器，解决了毫米波成像雷达的高精度波束控制问题。

该论文提出了一种低成本、小型化的120GHz FMCW/CW雷达传感器系统级封装（SiP）方案，通过软件线性化技术解决了毫米波雷达系统中的非线性问题，实现了高精度测距和测速。

提出了一种基于电流重分布技术的BiCMOS LC-VCO，工作在37.8GHz，功耗仅10mW，平均FOMT达到-193.5dBc/Hz。通过6位粗调变容器阵列降低VCO增益，并结合温度计编码减少粗调位失配，有效抑制AM-PM转换噪声。

该论文实现了一款采用28nm高k金属栅极工艺的异构四核CPU，通过集成高性能核与高能效核，满足了移动设备对高性能和低功耗的需求。解决了传统同构多核在性能和能效平衡上的挑战。

该论文实现了一款采用28nm高k金属栅工艺的单芯片通信处理器，集成了1.5GHz双核应用处理器和LTE/HSPA+基带，旨在满足智能手机对高数据吞吐量的需求。通过工艺优化和架构设计，实现了高性能与低功耗的平衡。

本文提出了一款在65nm低功耗CMOS工艺下实现的视频录制SoC，集成了高效H.264编码器。该芯片在0.48V超低电压下工作，每像素能耗仅为0.57nJ，显著降低了视频录制的功耗。

该论文提出了一款集成GPGPU、多格式视频编解码器和双核CPU的移动应用处理器，实现了72.5 GFLOPS的通用计算能力和240 Mpixel/s的图像信号处理性能，解决了移动设备中多媒体融合应用的高能效计算需求。

本文提出了一款支持Quad Full HD (3840×2160) 分辨率的HEVC视频解码器芯片，实现了249Mpixel/s的吞吐量。该芯片针对HEVC标准中复杂的编码工具（如可变大小编码单元、大尺寸变换、长插值滤波器）带来的设计挑战，通过系统流水线、存储优化和硬件加速等技术，实现了高效解码。

本文提出了一种面向能量可扩展计算摄影的可重构处理器，通过硬件加速实现高计算复杂度的非线性滤波（如双边滤波），解决了实时处理的计算需求。该处理器支持多种计算摄影应用，如高动态范围成像和低光增强。

该论文提出了一种用于微型自主车辆导航的特征提取加速器，采用28nm CMOS工艺，在470mV低电压下仅消耗2.7mW功率。解决了高精度特征提取算法在功耗受限嵌入式系统中无法高效运行的问题。

该论文提出了一种基于类皮层架构的多分类器众核处理器，用于超分辨率识别任务，解决了传统单分类器系统在识别准确性和鲁棒性上的不足。通过集成多分类器系统并模拟人类视觉系统的层次结构，实现了646GOPS/W的高能效性能。

一种用于磁免疫检测的CMOS微系统，通过超顺磁材料的磁化动力学降低测量基线，提高信噪比。

1.2V 4Gb DDR4 SDRAM采用30nm CMOS工艺，通过双错误检测方案提升信号可靠性，实现3.3Gb/s高速操作。

19nm CMOS工艺下64Gb MLC NAND闪存，采用单边全位线架构，实现高性能编程吞吐量。

本文介绍了一种1V多模RF收发器，适用于无线体域网，支持IEEE 802.15.6和蓝牙低功耗标准。

一款用于3D图形顶点和像素着色的高性能照明加速器，采用32nm CMOS工艺，实现2.05 GVertices/s的吞吐量。

提出一种采用硅中介层上定制薄膜磁性电感器的2.5D集成电压调节器。

一款超低压可重构SIMD向量排列引擎，支持280mV至1.1V宽动态范围操作。

提出一种异构多核处理器，实现720p高清视频实时动态物体识别，能效提升2.54倍。

32nm SoC集成双核ATOM处理器和RF WiFi收发器，支持802.11g标准。

22nm三栅极CMOS技术中的162Mb SRAM设计，支持电压缩放，优化低频低压性能

65纳米工艺下32位亚阈值处理器，采用9T多阈值SRAM和自适应电源电压技术

一款无电池、19W MICSISM波段能量采集的身体传感器节点SoC，用于ExG信号采集与处理。

设计了一种用于RFID温度传感的低功耗、高精度CMOS温度传感器。

一款具有1Tpixel/s突发读取速度和780Mpixel/s连续读取速度的全局快门CMOS图像传感器。

提出一种基于力反馈闭环的MEMS加速度计接口，通过静电弹簧常数调制降低寄生电容不对称引起的偏移。

提出一种模块化1mm堆叠式传感平台，具有低功耗层间通信和自适应电源管理。

提出一种基于MEMS的可编程振荡器，采用温度数字转换器实现高精度频率稳定性。

一款8通道可扩展EEG采集SoC，集成高动态范围AFE和机器学习分类处理器，用于癫痫发作检测。

开发了8Mb多层交叉点ReRAM宏，写入吞吐量达443MB/s，采用TaOx ReRAM和新写入架构。

提出Bubble Razor技术，在45nm Cortex-M3处理器中消除时序裕量，实现60%能效提升或100%吞吐量增益

介绍了一种内置单次压缩感知的CMOS图像传感器架构。

Centip3De是一种基于集群的近阈值计算架构的3D多核处理器，具有64个ARM Cortex-M3核心。

无摘要提供，无法生成概要。

无摘要信息，无法提供概要

一款65nm CMOS工艺的60GHz四通道收发器，支持高速无线通信。

IEEE JSSC期刊专注于固态电路领域的研究，涵盖集成电路设计与分析。

2012 IEEE国际固态电路会议特刊介绍及多篇低功耗处理器与电路设计论文摘要。

开发了一种基于压电能量收集和2V有机电路的鞋垫计步器，用于柔性大面积能量收集应用。

2012年ISSCC会议精选论文，涵盖低功耗高性能数字电路、存储器、传感器等技术方向。

AMD 32nm x86-64处理器采用谐振时钟设计降低功耗

SleepWalker是一款65纳米低功耗微控制器，适用于物联网无线传感器节点，具有超低功耗和小尺寸特点。

SPARC T4处理器采用新一代64位多线程核心，性能提升显著，集成多项高速I/O和电源管理技术。

开发了一种用于低功耗数字助听器的PCM数字输入D类放大器。

一种采用电流缓冲米勒补偿和寄生极点消除技术的三阶段放大器，可驱动1至15nF电容负载。

提出一种采用单路径混频的频带转换调制器，实现55dB SNDR和4MHz带宽，功耗13mW。

本文介绍了一种基于光子时空相关性的单光子检测技术，实现了100米距离的深度成像。

本文提出了一种10 Gb/s线性突发模式接收器，具有高线性度和宽动态范围。

实现了一种2.4GHz次谐波注入锁定PLL，采用注入时间校准技术优化相位噪声性能。

一种采用65nm CMOS技术的24Gbps超低功耗光学通信接收器，利用RC双采样前端和动态偏移调制技术实现高效能。

提出一种异步流水线10位时间数字转换器，具有高分辨率、良好线性度和高吞吐量。

一种采用65nm CMOS工艺的自适应远端串扰消除发射机，集成单抽头FFE和XTC技术，最高速率7.5Gb/s。

本文研究了从65nm到8nm工艺节点下平面和垂直MTJ STT-MRAM的可扩展性及读写性能。

提出一种宽带IM3消除技术，用于CMOS衰减器，显著提高IIP3性能。

本文提出了一种新型指数近似方法，用于设计具有增益误差补偿的dB线性可变增益放大器。

提出一种基于单放大器双二阶网络的新型低功耗紧凑型环路滤波器，用于连续时间ΔΣ调制器。

提出一种基于异步采样的128x128直接光子计数X射线图像探测器，用于高质量医疗成像应用。

提出一种超低功耗异步逻辑自适应系统，用于无线传感器网络，实现最低功耗和高鲁棒性。

提出一种具有振幅反馈环的Class-C VCO，实现稳健启动和增强振荡。

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

40nm CMOS工艺下实现超过200GHz的三分频注入锁定频率分频器。

该期刊包含多篇关于高速低功耗通信电路设计的论文，涵盖接收器、信号处理等技术。

提出一种基于Flying-Adder分数分频器的第二代整数N锁相环，用于生成高纯度时钟信号。

提出一种高效能、高吞吐量、高精度的信号分量分离器芯片设计，用于非对称多级输出功率放大器。

提出一种高线性噪声整形流水线ADC，采用低复杂度前端调制器和残差反馈实现高阶噪声整形。

IEEE JSSC期刊专注于固态电路领域的研究，包括集成电路设计与分析。

提出数据感知传感参考方案，提升低压NAND-ROM的读取裕度和速度

欢迎Hossein Hashemi教授加入IEEE JSSC期刊担任副编辑。

多相电源调节器通过动态调整活动相数实现高效能供电

研究基于TSV的三维集成电路中电源噪声的分析与优化。

提出一种64像素超低功耗视觉传感器，嵌入动态背景减除功能。

本文展示了一种超低功耗超声波唤醒接收器，用于无线传感器网络。

本文介绍了一种40nm CMOS工艺下的低功耗接收前端，支持16Gb/s NRZ信号传输，功耗低于0.4mW/Gb/s。

采用65nm CMOS工艺的10位300MS/s流水线ADC，具有数字校准和数字偏置生成功能。

提出一种基于耦合传输线的高数据速率非接触接口，实现12 Gb/s通信速度

提出一种新型像素光电传感和跨阻前置放大技术，显著提升DVS对比敏感度和能效。

提出基于DLL的数据自对准器，减少TSV堆叠芯片中的数据冲突和功耗。

一款采用电荷导向逻辑的低功耗25Gbps CDR解串器

一款2.8-3.2GHz分数数字PLL，采用0.18μm CMOS工艺，实现230fs抖动和240.4dB FOM。

提出一种3百万像素100帧每秒的2.8微米像素间距CMOS图像传感器层，具有内置自测试功能。

一种基于GSM的时钟采集接收器，用于无线传感器网络唤醒，灵敏度达-87 dBm。

提出两种抗工艺变化的ReRAM读取方案，实现高速低功耗操作。

毫米级能量自给传感器系统，通过太阳能和薄膜锂电池实现零净能耗运行。

提出一种推挽式Class-C CMOS VCO，实现低功耗和高相位噪声性能。

提出一种可重构的时间交织ADC架构，支持1GSps 7-bit至250MSps 9-bit的灵活配置。

提出一种抗偏移的快速随机读取电流采样感测放大器，用于小电流非易失性存储器。

无摘要提供，无法生成概要

高频DC-DC升压转换器，采用高压设备和集成肖特基势垒二极管，实现高效能转换。

IEEE JSSC期刊专注于固态电路设计，涵盖集成电路和VLSI的晶体管级设计及相关技术。

提出扩展相关双采样技术(ECDS)，用于流水线ADC中运放增益误差的即时校准。

2013年IEEE JSSC期刊收录多篇前沿集成电路设计论文，涵盖高速接收器、唤醒接收器、ADC校准等技术。

欢迎Tsung-Hsien Lin教授加入IEEE JSSC期刊，他在RF和混合信号IC设计领域有丰富经验。

45纳米CMOS工艺中实现片上C-V/I-V联合表征系统，用于研究器件变异性。

提出一种新型零阶控制（ZOC）方案，用于PWM DC-DC转换器，通过比较器调节输出电压，实现高效率。

50mV输入无电池升压转换器用于热能收集

本期IEEE JSSC特刊聚焦2012年低功耗与高性能电路设计创新

第二代基于VCRO的数字背景校准过采样ADC，具有高带宽和低功耗特性。

提出一种异步时序策略的神经信号处理器，在0.25V下仅消耗460nW，显著降低功耗和能量。

提出一种低泄漏电流嵌入式SRAM，具有两种待机模式以适应不同温度，显著降低待机电流。

提出一种基于时钟转发的12 Gbps/lane铜缆链路，实现100米传输距离，采用低功耗时钟中继器。

22nm全数字动态自适应时钟分布技术，有效抑制电压跌落对处理器性能与能效的影响。

24 GHz多通道FBAR发射器，集成脉冲整形功能，支持OOK、BPSK和MSK调制。

一款65nm CMOS工艺下实现2.8 GS/s采样率、50.9 dB峰值SNDR的低功耗时间交错SAR ADC

32纳米工艺下采用早期预测-晚期校正技术的1GHz三态内容寻址存储器编译器，能效达0.58fJ/bit/search。

提出一种新型脉冲序列时间放大器，实现7位两步时间数字转换器，无需校准且性能优越。

一款用于3D成像的94 GHz毫米波至基带脉冲雷达收发器，具有高集成度和可编程脉冲延迟功能。

一款用于脑机接口的无线神经传感器，集成放大器、电源调节和通信电路，功耗低至105 µW。

提出一种前端低噪声放大器中的谐波抑制技术，用于宽带射频接收机，以减轻谐波混频器的严格匹配要求。

一种低静态电流异步数字LDO与PLL调制快速动态电压调节器结合的电源管理方案

提出一种基于隧穿速度分类的自适应多脉冲编程方案，用于提升NAND闪存的编程性能。

32nm CMOS SOI工艺下20.1-26.7GHz双环路PLL采用积分路径自校准方案降低增益峰值波动

提出一种基于32nm SOI嵌入式DRAM的动态芯片ID生成方法，实现高安全认证。

提出新型CSHBL和CCC技术，显著降低近阈值电压SRAM的能耗。

IEEE JSSC期刊专注于固态电路领域的研究，涵盖集成电路设计与分析。

该论文提出了一种集成技术，用于抑制pop-click噪声、降低EMI并检测短路条件。

2012年VLSI电路研讨会精选论文介绍，涵盖电路设计与半导体技术的最新进展。

开发了一种基于逻辑工艺的0.13µm 8Mb ReRAM测试宏，采用自适应读写辅助电路以提高良率和能效。

一种低功耗转发时钟I/O收发器架构，采用高输出/输入复用和电压缩放技术。

提出一种高效、大输出功率的毫米波数字发射机架构，适用于高速率m-ary QAM传输。

一种基于混合多相滤波器的24 GHz BFSK接收器，具有高频偏容忍度和低功耗特性。

一款基于0.18 µm CMOS工艺的256像素磁阻生物传感器阵列，用于超灵敏生物标志物检测。

65纳米GSM/GPRS/EDGE SoC集成BTFM，采用低中频接收器和极性发射器架构，优化干扰抑制。

展示了一款70-100 GHz的直接转换收发器相控阵芯片组，采用0.18 µm SiGe BiCMOS工艺，支持高速无线通信。

提出一种基于延迟鉴频器的主动相位噪声消除技术，显著降低环形振荡器PLL的相位噪声。

提出一种采用新型耐压开关的Class-G开关电容射频功率放大器，实现高效高线性输出。

一种用于远距离无线传感器的全集成无稳压器CMOS功率放大器

本文提出了一种基于线性化技术的低相位噪声25GHz VCO设计，并在32nm SOI CMOS工艺中实现。

一种基于标准逻辑工艺的嵌入式闪存，用于零待机功耗SoC

一种基于变压器的低功耗26GHz SiGe BiCMOS跨阻放大器，用于高速光接收机。

一款多频段移动模拟电视调谐器SoC，具有78dB谐波抑制和GSM阻塞性能

提出一种采用谐振多相LO和电流复用谐波抑制技术的宽带低功耗SDR接收机

设计了一种基于电荷复用技术的16点模拟域FFT电路，用于5GHz带宽的软件定义无线电前端。

无摘要信息，无法提供概要

无摘要

IEEE JSSC期刊专注于固态电路领域的研究，涵盖集成电路设计与分析。

2013年IEEE JSSC期刊特辑聚焦毫米波通信与高速无线链路技术

2012年IEEE射频集成电路专题概述，涵盖毫米波设计、PLL、SoC等方向。

本文首次提出并验证了两种新型可编程ESD保护电路设计机制。

提出一种用于纳瓦级LSI的带隙基准和亚带隙基准电路，无需电阻，仅使用MOSFET和双极晶体管。

一款采用65nm CMOS工艺的10位1GHz ADC，通过数字校准技术提升性能。

提出一种用于LCD列驱动IC的10位两阶段DAC，采用面积高效的多输出电压选择器和线性增强的DAC嵌入式运放。

采用XTCR技术的12Gb/s多通道IO前端设计，显著提升信号完整性

设计并制造了一种1 Mb非易失性嵌入式存储器，采用4T2MTJ单元，实现零待机功耗和高性能。

采用90nm CMOS工艺的6位4.1GS/s闪存ADC，通过时间域锁存插值技术减少比较器数量

提出一种采用混合模式自适应环路增益策略的Bang-Bang时钟数据恢复电路，提升抖动性能。

提出一种基于TSV的3D-SRAM半主从结构及自定时差分TSV信号传输方案，提升速度、功耗和良率。

提出一种用于低成本RFID非易失性存储器的低功耗GIDL-Free电压驱动器设计。

提出一种基于BAW谐振器的低功耗24GHz接收器，具有带宽可调功能。

一种用于传感器应用的可重构5至10位SAR ADC，具有功率可扩展特性。

提出一种采用噪声整形两步积分量化器的二阶ΔΣ ADC，实现高分辨率和一阶噪声整形。

一种正交电流复用放大器，通过堆叠差分输入对实现多通道传感，优化噪声与功耗平衡。

提出一种抗电源噪声的低抖动数字倍频延迟锁定环架构

对线性化低相位噪声VCO的25GHz PLL中方程(3)的变量错误进行修正。

IEEE JSSC期刊论文更正：关于2 Gbps吞吐量CMOS收发器芯片组的图19错误修正

无摘要

一款用于混合动力汽车发动机控制器的全双工无晶振CMOS收发器，集成片上天线。

IEEE JSSC期刊专注于固态电路设计，涵盖集成电路和VLSI的晶体管级设计及相关技术。

2013年6月IEEE JSSC期刊收录了多篇关于射频电路和信号处理的论文，涵盖全双工通信、BAW谐振器接收机、功率放大器等主题。

通过自适应电压供应技术实现环形振荡器在温度变化下的恒定频率输出

本文全面分析了采用射频高效功率放大器的异相系统，设计了一种高线性高效率的异相系统。

本文研究了可调谐N路径陷波滤波器，用于阻塞抑制，通过时钟频率调谐实现高性能滤波。

一款基于数字反相器的15位140μW MEMS麦克风调制器，支持可调带宽至超声波频率。

提出了一种基于BAW谐振器的2.4GHz低功耗接收器，无需PLL即可实现多通道选择。

0.35微米CMOS工艺实现265V交流至3.3V直流全集成转换器

65nm CMOS工艺实现的288GHz透镜集成平衡三推源，创下200GHz以上最高辐射功率记录。

一款基于DAC的多模发射器，具有22 GHz信号带宽和低功耗特性。

首款65nm CMOS乳腺癌诊断成像接收器，覆盖1.75-15GHz频段，具有高增益和低噪声特性。

一种用于WCDMA和WLAN应用的65nm CMOS数字极化发射器，具有AM复制反馈线性化技术。

一种采用PVT和失配不敏感TDC的数字分数N分频PLL，用于WiFi/WiMax射频。

一款用于VSAT应用的Ka波段全集成下变频器，实现高、低频段同时下变频至L波段。

一款集成可配置机器学习加速器的低功耗处理器，用于医疗信号分析

提出一种用于SoC中RF/模拟电路的可编程校准BIST引擎，支持高效测试和校准算法。

一款可重构单光子计数集成接收器，用于可见光通信，具有高动态范围和灵敏度。

提出一种毫米波TDD收发器的次谐波注入锁定正交频率合成器，支持60 GHz全频道并具备频率校准功能。

一款支持FTN和正交信号的多载波系统迭代解码器，提升带宽效率。

提出一种用于全高清30帧视频实时物体识别的98GOPS ANN搜索处理器

本文介绍了一种集成在2.4 GHz低功耗收发器前端的射频能量收集器，实现了15.9%的峰值功率转换效率。

设计了一种用于低功耗低频CMOS带通滤波器的Nauta跨导器静态互补恒偏置电路，优化并修调以实现工艺和温度无关的滤波器性能。

提出一种用于非连续双载波接收的复杂IF谐波抑制混频器

无摘要信息

无摘要

无摘要

本文提出两种采用动态偏置核心晶体管的Class-C CMOS VCO，优化振荡幅度并确保启动稳定性。

IEEE JSSC期刊专注于固态电路设计，涵盖集成电路和VLSI的晶体管级设计及相关技术。

IEEE JSSC期刊论文涵盖了固态电路会议的多篇论文，涉及多种电路设计和测量技术。

本期特刊收录了ESSCIRC 2012会议中的优秀论文，涵盖模拟与电源管理电路、数据转换器、数字电路、RF与通信、频率合成及成像技术等领域。

本文分析了斩波放大器中的电流噪声，提出了降低噪声的设计指南。

提出一种用于电池和太阳能传感器网络应用的低功耗单电感双输出DC-DC升压转换器，效率达87%，面积仅0.75 mm²。

本文提出了一种统一媒体应用处理器（UMAP），用于手持设备上的2D/3D图像分析与合成，支持实时增强现实（AR）和3D显示合成。

该期刊包含多篇关于集成电路设计的论文，涵盖音频放大器、模数转换器等主题。

提出一种低功耗10位170 MS/s两步二进制搜索辅助时间交错SAR ADC架构。

一款基于语音活动检测的低功耗音频前端芯片，适用于嵌入式SoC。

本文介绍了一种用于流水线ADC的MDAC均衡数字校正技术，通过数字FIR滤波器校正MDAC增益和动态误差，显著降低功耗。

采用磁调谐多模CMOS VCO实现57.5-90.1GHz超宽频率调谐范围

本文提出了一种带有冗余周期单抽头嵌入式DFE的6位1.6GS/s ADC，采用90nm CMOS工艺，实现了高能效的接收器设计。

提出一种带校准粗调和随机细调TDC的数字锁相环，显著提升相位噪声和抖动性能。

一款兼容AM/FM收音机的低EMI 3W音频D类放大器，采用驱动斜率控制和数字调制技术。

一款无需参考时钟的8.5-11.5Gbps SONET收发器，采用改进的数字四相关器频率检测算法实现快速频率捕获。

英特尔Xeon处理器E5系列中一款能效优化的32纳米20MB共享片上L3缓存设计

基于动态锁存器的毫米波分频器分析与设计，实现宽频带低功耗操作

提出一种新型SCRZ DAC，结合SC DAC的低时钟抖动敏感性和RZ DAC的低失真特性，显著提升调制器性能。

交错ADC设计考虑：通过量化分析噪声和驱动电路要求，提出时序校准技术降低高频输入下的图像干扰。

提出一种能效优化的可重构预加重电压模式发射机架构，实现10 Gb/s数据传输。

无摘要提供，无法生成概要

无摘要提供，无法生成概要

提出新型可重构开关电容电源管理单元EChO，显著降低睡眠-活动转换能耗。

本文提出了一种全数字纹波抑制技术的全集成电容式DC-DC转换器，通过双环控制实现电压调节和纹波控制。

通过时钟门控技术实现高谐波抑制的混频器设计

IEEE JSSC期刊专注于固态电路设计，涵盖集成电路和VLSI的晶体管级设计及相关技术。

首次观察到亚阈值逻辑电路中因nMOS与pMOS阈值电压不平衡导致的串扰噪声异常增加现象

IEEE JSSC期刊新任主编致辞，强调期刊在固态电路领域的领先地位及其高效管理。

IEEE JSSC期刊主编总结三年任期成果与感谢支持团队

SpiNNaker芯片是一款18核低功耗系统，专为大规模并行神经网络模拟设计。

提出一种高效无线深脑刺激系统，采用自适应电源控制和闭环电荷平衡技术。

本文介绍了一种基于先进SiGe技术的0.32 THz 4x4成像阵列，采用高效片上天线和低噪声CMOS放大器。

本文介绍了一种具有高效片上天线的W波段晶圆级相控阵发射器。

一款3.3V供电、2400mV摆幅的单端SiGe BiCMOS电缆驱动器，支持可编程预加重。

本文提出了一种采用65nm CMOS工艺的5位1.25GS/s电容折叠式闪存ADC，通过电容折叠技术和校准方案实现低功耗和高精度。

一款覆盖54至864MHz频段的TV空白频段发射器，采用谐波抑制混频器和低Q值滤波器设计，实现59.3dB谐波抑制比。

提出一种自适应远端串扰消除方案的单端并行接收器，显著降低串扰噪声。

提出一种针对6T-SRAM的后处理电子注入方案，精准修复低读取干扰容限单元。

一款低功耗16通道神经信号处理芯片，支持实时无监督聚类

采用65nm CMOS技术的四阶离散时间ΔΣ调制器，通过背景校准实现高动态范围与带宽。

提出一种带宽自适应麦克风前置放大器，根据输入信号带宽调整功耗，保持语音质量不变。

提出一种低电压体漏驱动读取方案，提升ReRAM在0.5V下的读取速度和良率。

一款用于3G/4G蜂窝收发器的CMOS射频双工器，具有高隔离度和低噪声特性。

提出一种新型PLL架构，通过频率提升技术实现74 dBc参考杂散抑制。

研究SiGe HBT在220-330GHz范围内的信号源设计与性能优化

基于SiGe HBT技术的太赫兹探测器阵列，实现0.7 THz下的高响应率和低噪声等效功率。

一种用于正畸托槽的无线应力映射系统，通过CMOS集成技术实现牙齿受力监测。

一种基于事件驱动的无时钟电平交叉ADC，采用信号依赖的自适应分辨率技术。

本文介绍了两种宽带毫米波LNA的设计与特性分析，采用T型匹配拓扑实现宽带宽。

设计一种安全的两线接口驱动的芯片级神经刺激器，用于视觉假体。

无摘要提供，无法生成概要。

高效硅基包络跟踪功率放大器设计，适用于宽带无线应用。

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

介绍2012年第26届Bipolar/BiCMOS电路与技术会议的特刊内容

一款宽带CMOS直接转换接收器前端，具有低功耗和低成本特性，适用于多标准应用。

欢迎Brian Otis教授加入IEEE JSSC期刊担任副编辑，他在低功耗无线芯片设计等领域有丰富经验。

2013年IEEE JSSC期刊聚焦双极/BiCMOS电路与技术，涵盖太赫兹探测器、毫米波LNA等前沿研究。

64通道超宽带无线神经矢量分析仪SoC，具备闭环相位同步检测与刺激功能。

一款64通道神经记录SoC，集成混合信号FIR滤波器和915MHz无线发射器。

研究D波段CMOS电路实现低功耗超高速无线通信，展示98mW功耗的10Gbps收发器芯片组。

集成100MHz开关电源的S波段10W功率放大器，用于雷达阵列天线应用。

提出一种0.5V PWM CMOS图像传感器，采用阈值变化消除和可编程电流控制阈值技术，显著降低固定模式噪声并扩展动态范围。

提出一种基于增益提升C类反相器的音频调制器，适用于低电压微功耗高分辨率应用。

一款用于RFID应用的12V 83nJ CMOS湿度传感器，集成电容式湿度传感元件和高效电容数字转换器。

65nm CMOS工艺下高效能迭代级联BCH解码器，用于NAND闪存纠错。

一种用于60 GHz相控阵接收机的4路径LO生成系统，具有自动相位调谐功能。

40纳米CMOS工艺下实现的60GHz双模AB类功率放大器，通过新型晶体管布局和中和放大器级优化提升性能。

提出一种具有快速瞬态响应和增强轻载效率的固定频率自适应导通时间升压转换器

利用负阻抗技术同时消除Gilbert混频器中的闪烁噪声和IM3。

提出一种用于DRAM温度自适应刷新的片上CMOS温度计，显著降低自刷新电流。

提出一种L形7T SRAM单元和读位线摆动扩展方案，用于降低最小工作电压并优化面积效率。

提出一种多级门漏电流计时器，通过增强充电和温度补偿实现超低功耗和高精度时间同步。

提出一种宽带分数N锁相环，通过新型电荷泵和环路滤波器设计降低噪声并提升性能。

45纳米SOI CMOS中实现的45 GHz主动相移Doherty功率放大器，提高了增益和效率。

研究展示了一种基于CMOS工艺的肖特基二极管太赫兹成像阵列，适用于便携式太赫兹成像应用。

提出频率跟踪技术提升毫米波注入锁定分频器的锁定范围。

提出一种具有可编程LO频率的谐波抑制混频器设计，实现多频率合成与高谐波抑制。

本文提出了一种基于双正交架构的超宽带接收器，用于高精度定位和通信应用。

提出一种新型时间模式米勒补偿方案，用于高面积效率和高可靠性的DC-DC转换器。

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

采用InP HBT与CMOS异质集成技术的13位1.33Gsps DAC，实现70dB SFDR

提出一种在不修改SRAM单元结构的情况下快速估计其读写稳定性的方法。

2012年化合物半导体集成电路研讨会论文集，涵盖GaAs、InP、GaN等技术的进展

IEEE JSSC 2013年10月刊收录了多篇关于集成电路设计的论文，涵盖数字模拟转换器、无线收发芯片、功率放大器等领域。

专利摘要提供了多级信号半比特预加重方法和参考电压驱动缓冲器的技术方案。

通过串联电阻抑制65nm CMOS VCO中的闪烁噪声上转换。

180纳米CMOS无电容宽带电感耦合功率接收器，提升无线微系统能量接收效率。

一款适用于400 MHz和2.4 GHz频段的低功耗可重构滑动中频收发器

提出一种基于反相器的8位数模相位转换器，采用谐波抑制技术提高线性度。

提出一种超低功耗和超低电压的全异步SAR ADC，通过泄漏功率降低技术显著提升能效。

一款10-Gb/s自适应并行接收器，采用联合XTC和DFE技术，通过功率检测实现FEXT和ISI的消除。

一种低功耗决策反馈均衡器接收器前端及其两步最小误码率自适应算法

采用低电压匹配线感应方案的18Mb全三态CAM，实现250MHz高频操作与低功耗

一款40MHz至1GHz全集成多标准硅调谐器，采用80nm CMOS工艺，具有低噪声和高线性度。

40纳米工艺下采用互易双网格实现多码率Turbo解码器，达535Mbps吞吐量。

提出一种低功耗实时神经模糊处理器，用于移动目标识别。

提出一种可配置带宽的电荷域滤波器，具有带宽校准和时钟脉冲调制功能。

40纳米CMOS工艺下采用异步SAR的64-fJ/转换步长连续时间调制器

45nm CMOS SOI技术中的宽带堆叠功率放大器设计

1GHz分数N锁相环采用FIR嵌入式相位插值器实现噪声滤波，降低相位噪声34dB。

一种嵌入低成本28nm FPGA的低功耗0.5-6.6 Gb/s自适应四通道收发器设计

近阈值480 MHz全数字PLL，采用自举DCO实现低功耗设计。

提出一种利用嵌入式DRAM固有指纹实现芯片自认证的架构

一种利用标准封装键合线作为功率电感的高效100MHz全集成降压转换器。

本文提出了一种用于无线胶囊内窥镜的非对称QPSK/OOK收发器SoC和JPEG图像编码器芯片组。

45nm CMOS亚阈值ECG处理器，采用统计误差补偿技术降低能耗

一种用于涡流位移传感器的15位分辨率、20MHz激励频率的集成接口设计。

无摘要

提出基于错误预测LDPC和错误恢复方案的高可靠性固态硬盘设计

采用非线性补偿技术的全集成52MHz频率参考，在0至80°C范围内实现1.7ppm温度精度。

两种新型毫米波数字控制振荡器（DCO）实现10%调谐范围和1MHz精细频率分辨率

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波和光电子电路。

提出一种基于指令周期的动态电压缩放（iDVS）技术，用于低功耗处理器设计，实现高效能耗管理。

2012年亚洲固态电路会议特刊介绍及多篇低功耗、高性能电路设计论文摘要。

2012年亚洲固态电路会议精选论文特辑，涵盖智能社会集成电路应用。

提出一种电荷回收电路与系统，通过堆叠CPU间的能量复用延长电池寿命。

提出了一种用于微处理器的微型化基于BJT的温度传感器，具有高分辨率和快速响应能力。

提出一种用于计算摄影的可重构双边滤波处理器，显著降低能耗。

提出一种基于BBPLL的力平衡式惠斯通电桥设计，具有高电源噪声抑制能力和温度稳定性。

本文介绍了一种用于医疗超声成像的四通道收发器芯片，采用三级脉冲整形技术提高效率。

2013年IEEE固态电路期刊索引，涵盖多篇论文摘要及作者索引。

本文提出了一种集成DC-DC升压转换器的D类音频放大器，可在4Ω负载下提供2.65W功率，THD为1%，效率超过80%。

28nm工艺下实现20Gb/s低功耗短距离单端串行链路，采用地参考信号技术。

提出一种利用封装引线电感的四相全集成降压转换器，有效减小芯片面积并提高电流密度。

一款用于10G以太网应用的103-GSs 6位闪存ADC设计

提出一种采用Tomlinson-Harashima预编码的10Gbps 8抽头6位2-PAM/4-PAM发射机，通过流水线和半速率操作提升数据率。

一款高效能的10/12位40kS/s SAR ADC，采用数据驱动降噪技术，适用于传感器应用。

一款14位80 MS/s SAR ADC，采用65nm CMOS工艺，实现73.6 dB SNDR和31.1 mW功耗。

一款20位无时钟DAC，具有亚ppm级INL、75nVHz噪声和0.05ppm/°C稳定性

32nm CMOS工艺下实现的8位1.2 GS/s异步SAR ADC，采用双比较器交替工作和冗余电容DAC技术，功耗31mW。

一种采用28nm CMOS工艺的32Gb/s数据插值接收器，具有两抽头DFE。

一款用于电池供电传感器应用的20位增量型Zoom-ADC，具有6 ppm INL和1 µV偏移。

提出一种10Gb/s盲波特率ADC基CDR，采用积分-清零滤波器实现盲采样，并通过插值恢复眼图中心样本。

采用65nm CMOS技术实现的高功率宽带260GHz辐射源阵列

一种相位噪声和杂散滤波技术，通过利用相位噪声对称性实现互混噪声消除，显著降低接收机噪声系数。

提出一种基于F类振荡器的新型拓扑结构，通过优化相位噪声转换机制实现更低的相位噪声和更高的功率效率。

基于WiGig标准的60GHz全集成CMOS收发芯片组，支持移动应用，采用单载波调制降低功耗。

高压自偏置集成DC-DC降压转换器，采用全模拟MPPT算法，适用于静电能量收集。

32nm CMOS工艺下可扩展的64通道并行I/O芯片，实现1.024 Tb/s总带宽和2.6 pJ/bit能效

40 nm CMOS工艺下实现的39.8–44.6 Gb/s收发器芯片组，具有低功耗和高性能特点。

一款超低功耗98 GHz无晶振UWB收发器，适用于毫米级传感器节点

本文提出了一种低电压下高性能的Class-D CMOS振荡器设计。

IEEE JSSC 2013年12月特刊收录了多篇固态电路领域的高水平论文，涵盖了音频放大器、DC-DC转换器、无线能量传输等研究方向。

一款65纳米全集成WLAN 802.11g数字调制极性发射机，采用动态阻抗调制提升效率。

65nm CMOS工艺下实现66 Gb/s、46 mW功耗的3抽头判决反馈均衡器设计

提出一种基于回转器的主动N路径滤波器设计方法，实现宽频带可调谐和高线性度。

设计了一种300mV供电的2.4GHz接收器，采用变压器耦合技术降低功耗。

无摘要提供，无法生成概要

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

该论文介绍了2013年IEEE国际固态电路会议上的最佳论文，涵盖模拟、数据转换器、RF、无线和有线通信等领域。

设计了一种用于6.78MHz谐振无线功率传输的高效接收电路3R，峰值效率达86%。

设计了一种多标准SAW-less接收器，采用电流模式架构，具有高线性度和谐波滤波功能。