2026

本文探讨了AI对半导体行业的重塑作用，重点分析了先进封装、电源管理、热管理、高带宽内存、互连和无线通信等关键技术方向，旨在推动可扩展且高能效的架构创新。

该论文介绍了量子计算的发展现状和未来方向，强调需要构建全新的计算堆栈，包括量子比特、处理器、控制电子、编译器和错误处理等。目标是实现大规模容错量子计算，并整合量子与经典资源。

该论文探讨了AI超级周期对计算性能的需求增长，指出传统EDA方法已无法满足超过2000亿晶体管和小芯片架构的设计挑战，提出通过“设计支持AI”和“AI辅助设计”的双向策略，并引入多智能体编排的agentic AI方法来应对复杂硅与系统设计。

该文论述了定制芯片在实现产品突破性性能与能效中的关键作用，提出全栈优化与设计模块化是应对SoC扩展挑战的有效方法。同时探讨了人工智能等新兴应用对芯片设计与人才培养的深刻影响。

本文提出了一款面向软件定义汽车的3nm SoC，集成了1080k DMIPS的APU、400TOPS的NPU和51.2GB/s片间带宽，通过RegionID-based FFI over UCIe实现功能隔离，并采用细粒度门控和层次化mCPGs等技术提升能效与可靠性，支持ASIL D功能安全等级。

本文提出一款55nm混合信号K-SAT求解器，采用基于概率比特(p-bit)的并行变量更新算法和存算一体架构，无需预处理即可映射任意阶K-SAT问题。在50变量3-SAT问题上实现5.5ms求解、265nJ能耗和100%可解性，较现有ASIC实现4-13倍加速。

该论文提出了一种动态移动性能增强（DMPA）技术，通过升压占空比控制（BDC）和自适应热冷却器（ATC）来提升CPU最大性能。BDC利用老化传感器（A-sensor）在老化预算内进行性能提升，ATC集成温度传感器（T-sensor）并配合多个传感器和节流器优化时钟速度，有效解决了移动CPU在性能和热管理之间的权衡问题。

本文提出了一种2nm时钟边沿架构（CEA），用于NPU矩阵乘法单元，通过采用双边缘触发（DET）触发器和时钟门控电路以及自适应时钟占空比控制器，在保持相同性能的同时将时钟频率减半。硅测量结果显示，与传统设计相比，时钟功耗降低约39-40%，总动态功耗降低7-15%，解决了高性能处理器中时钟功耗过大的问题。

该论文提出了一种全数字高性能独立分数分频器，利用紧凑的辅助延迟锁定环实现基于LMS的DTC背景校准，无需复制电路。该设计在0.008mm²面积内实现了16-1600MHz的宽输出频率范围和50位精细频率分辨率，最差情况下的集成抖动为350fsrms。

该论文提出一种主动电源管理方案，结合神经网络电压降管理单元、高速功率转换器和在线学习引擎，在28nm SoC上实现工作负载感知的电压降缓解，有效应对电源分配网络和工作负载变化。实验表明，该方法可将最差情况电压降降低59%，限制调节次数减少48倍，稳压器峰值效率超过91%。

本文提出了一款基于28nm CMOS工艺的模式可重构CAM-CIM混合架构的完整3-SAT求解器，支持冲突驱动子句学习（CDCL），解决了传统ASIC求解器交叉映射效率低、忽视社区结构且缺乏适应性等问题。相比最先进的ASIC完整求解器，实现了4.3至5.1倍的加速和1.4倍的能耗降低。

该论文提出了一种基于列二分图拓扑的数字Ising芯片COBI，在65nm工艺下实现了56度密集连接的自旋处理单元和8位自旋系数存储，用于高效求解组合优化问题。芯片集成了64个自旋处理单元，并通过嵌入式SRAM存储系数，成功应用于MIMO检测，求解时间小于72纳秒。

本文提出SharpSAT，一种基于启发式学习的布尔可满足性（SAT）问题加速器，在28nm工艺上实现了SAT/UNSAT情况下0.8μs/16.1μs的快速求解时间。通过快速子句学习单元、双BCP单元和启发式变量决策器，相比先前加速器获得21.11倍/2.61倍的加速比。

本文提出一款14位400MS/s的TDC辅助流水线逐次逼近型ADC，采用线性化轨到轨输入电压-时间转换器（VTC）。通过背景校准引擎校正VTC增益和时域偏移误差，并利用复制偏置环形放大器提升能效和鲁棒性。在28nm工艺下实现了67dB奈奎斯特SNDR、4.6mW功耗，FoMw为6.3fJ/conv-step，FoMs为173.5dB。

这篇论文提出了一种基于SAR的连续时间流水线ADC，采用噪声消除滤波器和DAC误差校准技术，在28nm CMOS工艺下实现了103dB SFDR和270MHz带宽，功耗155mW，面积1.4mm²，适用于汽车雷达和高端信息娱乐系统。

本文提出一种28nm CMOS 500MS/s 12b三阶段流水线SAR ADC，采用三级级联单级浮动残差放大器与虚拟电源扩展技术，提高了效率和线性度。该ADC在240MHz输入下达到63.4dB SNDR和81.0dB SFDR，功耗6.64mW，面积0.011mm²。

本文提出了一种流水线SAR ADC，采用基于电流缓冲器的积分采样器实现电阻输入和高线性度；通过浮空电荷转移器与多比特预转换技术实现线性残差放大并加速第二级转换。该ADC在250MHz奈奎斯特输入下实现了94.5dB SFDR，为200MS/s以上离散时间ADC中最高。

本文提出一种紧凑型7位175GS/s时间交织斜率ADC，采用开关输入缓冲器实现宽带采样，并通过非线性斜率补偿分层采样网络的静态非线性。该ADC在5nm CMOS中面积仅0.063mm²，能效低于2.16pJ/样点，适用于100Gb/s/lane以上的有线通信标准。

本文提出了一款2.6mW、1GHz、42dB-SNDR的混合电压/时间域子ADC，通过避免传统SAR比较器的折衷并利用时间域ADC的能效优势，实现了低功耗高性能。同时引入分层采样保持电路和新型共模反馈方案，增强了信号分配，并最终实现了20GHz时间交织ADC。

本文提出了一种14位20GS/s的RF采样DAC，通过工艺温度自适应电平移位和低交叉点控制的开关驱动器，以及ISI最小化动态元素匹配算法，在8.9GHz频率下实现了70.4dBc的IMD3，解决了高速采样中码间干扰引起的失真问题。

该论文提出了一种具有电源不敏感性的分数-N数字锁相环，通过背景校准环路实现可变斜率数字-时间转换器（DTC）的电源抑制，在不影响线性度和噪声的情况下，在10mVpp正弦电源纹波下实现了-62dBc的杂散和69fs的抖动。解决了高频收发器对低杂散、低抖动频率合成器的需求。

该论文提出了一种采用逆恒斜率DTC的分数-N数字PLL，用于抑制电源扰动，无需额外校准或额外电源不敏感模块。在分数-N模式下，当DTC电源施加10mVpp正弦扰动时，PLL实现了低于59fs的积分抖动、低于-66dBc的分数杂散，以及-251.4dB的抖动-功耗品质因数。

本文提出了一种14GHz斩波-折叠采样锁相环（PLL），集成了kT/C噪声消除采样鉴相器（SPD）和自注入压控振荡器（VCO）。该设计通过解耦抖动与鉴相增益、滤除闪烁噪声，实现了33.8fsrms的低抖动和-80.8dBc的高参考杂散抑制。

本文提出了一款工作在0.65-1V宽电压范围内的10.5-11.85GHz分数N采样PLL，解决了低电压下相位噪声差、常规电压下可靠性、非线性和小分数频率控制字收敛问题。采用量化误差减少的宽电压采样鉴相器、高线性度两级数字时间转换器和抖动方法，在40nm工艺下实现了71.47fs积分抖动和-251.8dB FoM。

本文提出了一种磁增强前馈波形整形CMOS振荡器，通过隐式共模噪声消除技术实现了超低相位噪声。在7.5GHz载波下，1MHz偏移处相位噪声达到-146.72dBc/Hz，FoM为190.6dBc/Hz，适用于量子计算和精密仪器等应用。

本文提出一种基于双模变压器磁控技术的28nm CMOS串联谐振VCO，实现了10.2至16.2GHz（45.2%）的宽调谐范围，并在10MHz偏移处获得>201.1dBc/Hz的FoMT和207.7dBc/Hz的FoMAT。通过变压器优化方法，不同模式间相位噪声和FoM变化小于2dB，并集成采样PLL实现<18.1fs的均方根抖动。

本文提出了一种统一的AI驱动算法设计流程，用于毫米波低噪声放大器（LNA），将规格到布局的拓扑、架构、电路和电磁设计集成在一个框架中。该流程支持从经典到非直观的可控架构风格，增强了可解释性和调试能力，并在24-150GHz频段展示了两个具有先进性能的LNA设计，包括算法发现的新型架构。

提出了一种量子启发式模拟变量k-SAT求解器Medusa，支持最多200个变量和1016个子句，通过make/break反馈、分布式k-SAT逻辑等关键技术，在28nm CMOS工艺上实现了高能效和高速度的布尔可满足性求解，解决了传统数字求解器能耗高、速度慢的问题。

本文提出了一种基于逆向设计的被动耦合N-path滤波器，采用gm增强型HBT开关和非谐振无源网络，以提升动态范围和可调性。通过混合实-二进制逆向设计算法自动插入可变尺寸MIM电容，实现了紧凑的多层低GHz无源结构，覆盖0.8-2.6GHz频率范围。

该论文提出一种算法拓扑优化框架，能够自动综合非直观的多层宽带毫米波低噪声放大器（LNA），在布局级别同时优化有源和无源器件，从而改善增益、带宽、噪声系数和功耗之间的权衡。通过180nm BiCMOS工艺制造的3级SiGe HBT LNA原型验证了该方法，实现了26.3dB增益、22-46GHz带宽和3.1dB噪声系数。

本文提出一种利用太赫兹耦合的硅通孔互连模块（THz-TSI），用于3D集成，实现了264Gb/s的创纪录数据率和0.33pJ/b的能效。该方案支持双向点对点和广播模式，具有高带宽密度、低成本和高灵活性，可实时调整互连拓扑以降低延迟。

本文提出了一种基于微环谐振器的超节能8通道光波分复用（WDM）非归零（NRZ）发射器，采用可扩展驱动拓扑和单片电子-光子集成，实现了0.018mm²每通道的紧凑设计。该芯片集成了自主并发波长锁定机制，具有近零静态功耗，总数据率达到304Gb/s，能效为106fJ/b，适用于高性能计算和数据中心。

该论文提出了一种用于FMCW LiDAR的单芯片激光二极管驱动器，通过结合快速光环路和高效开关环路，并在模拟电路中实现激光二极管拟合模型，实现了闭环光频率线性化，无需外部MZI、光电探测器或大型设备。该设计在180nm CMOS工艺中验证，实现了紧凑的集成方案。

本文提出一种基于150nm GaN HEMT的40Gb/s 1-to-N VCSEL驱动器，无需预驱动器即可驱动串联或并联的VCSEL阵列。通过共源主数据级和辅助可调偏置级，实现了8mW OMA和480mW功耗，支持40Gb/s NRZ和38Gb/s PAM-4，满足非地面网络对高光调制幅度的需求。

本文提出了一种基于商用N型IGZO柔性技术的贴片式光感测系统，通过复用RF信号实现能量采集和反向散射通信，并复用电阻作为光传感器。通过电压调节、信号放大、数据转换和伪动态逻辑等低功耗技术，在2.02mm²面积内实现约15.5μW的室内光感测和0.9GHz数据传输。

本文提出一种在晶圆切割前阶段通过光伏能量收集实现自编程的双物理不可克隆函数（PUF）。两个相邻PUF在氧化物击穿过程中共享熵，从而实现无需预存秘密的相互认证，并使用低成本LED验证了晶圆级批量处理的可行性。

该论文提出了一款2Tb容量、4b/cell的6平面3D闪存，实现了37.6Gb/mm2的位密度和超过85MB/s的写吞吐量。通过优化架构和工艺，解决了高密度存储与写入性能之间的平衡问题。

该论文提出了一款基于垂直沟道晶体管的4F2 DRAM，采用单元外设（COP）架构，并应用晶圆对晶圆混合铜键合技术。相比相同设计规则的传统方案，其每晶圆芯片总数提升超过20%，并在10纳米级DRAM工艺中成功实现了16Gb SDRAM的读写操作。

本文提出了一种在2nm纳米片CMOS技术中实现的单轨、逻辑位单元2端口SRAM，采用2R×1C配置和双位线设计以实现高面积密度和动态功耗优化。该SRAM可在0.35V至1.2V电压下可靠工作，读访问时间达102ps，支持4GHz处理器，适用于移动和边缘AI应用中的浅深度缓存。

本文提出了一款采用16nm FinFET工艺的168Mb嵌入式STT-MRAM芯片，位单元面积仅0.0249μm²，通过模块化架构、双端口访问和交错读取架构，实现了51.2Gb/s的读取吞吐量，克服了非易失性存储器的密度和性能挑战，适用于汽车应用。

提出一种用于汽车网络应用的3nm配置型TCAM，通过无bank小粒度宏编译器、可配置软宏生成器、选择性宏级流水线搜索和ECC分割数据总线架构，实现了0.167fJ/b的搜索能量和5.27Mb/mm2的密度。

该论文提出了一种针对生成式AI大模型的高容量高带宽HBM4 DRAM，通过2048个I/O实现3.3TB/s带宽和36GB容量，采用第6代DRAM核心与4nm FinFET基底芯片，并通过每通道TSV RDQS自动校准技术改善了数据窗口和时序裕量。

本文提出了一款在10纳米级工艺上实现的12.8Gb/s/pin LPDDR6 SDRAM，采用12-DQ/子通道宽NRZ信令和两个子通道架构，相比LPDDR5x实现了33.3%的带宽提升和21.0%的能效改善。同时引入每行激活（Per-Row Activation）技术增强可靠性。

本文提出了一种用于光伏能量采集的可重构自钳位CSCR开关电容转换器，通过自钳位技术降低电容电压应力，无需额外SC级即可实现低压电容、17.1mW/mm²功率密度和90%峰值效率。可重构方案将高效电压转换比扩展至3.83倍，仅用13个电容，同时复用转换器作为斜率传感器实现开路MPPT，无需专用电压传感器，提高了精度。

本文提出了一款工作于5G 28GHz频段的MIMO射频能量收集器，利用混合变压器耦合的RF/DC两级功率合成与移相实现空间最大功率点追踪(MPPT)，无需片外电容。在22nm工艺下实现了-40dBm的灵敏度和56.7%的功率转换效率(@0dBm)，较先前工作提升1.3倍。

本文提出一种用于偏置翻转压电能量采集器的全数字MPPT技术，通过Track-and-Lock机制在识别最大功率点后锁定参数，即使振动幅度或频率变化甚至消失，也能直接工作在预存状态，无需重复跟踪，确保连续最大功率输出。通过复用零电流检测器实现MPPT，无需专用采样操作，MPPT电路静态电流仅17nA，峰值效率达99.8%。

本文提出了一种全集成压电能量收集接口，采用开关电容结构复用压电电容和整流电容作为飞电容，并使用片上电容作为直流电容，消除了寄生电容损耗。该设计实现了5.63倍的最大输出功率提升和0.09 mm²/nF的归一化片上电容面积。

提出了一种基于预充电电压的扰动观察最大功率点跟踪算法的单级双向整流器，用于摩擦电能量收集。通过动态定位真实最大功率点并补偿电路非理想性，实现了93%的MPPT效率，相比全桥整流器能量增强8.86倍。

本文提出一种单电感多通道热电能量收集接口，通过不均匀温度下的最大功率点跟踪（MPPT）技术，将能量转换效率提升39.6%，并采用抽头电感启动电路实现62mV超低电压启动，无需额外电感或开关。整体设计达到90.51%的峰值端到端效率。

该论文提出了一种无需预定义参数的运行时能量损耗优化器，用于能量回收型占空比系统。通过利用3电平转换器将输出电容能量回收至飞电容，实现了与最优能量损耗偏差小于2.15%，并增强了对电池电压和漏电流变化的鲁棒性。

该论文提出了一种基于压电谐振器的sigma转换器，采用片上sigma调节系统实现精确高效的直流-直流转换，并引入零待机sigma模式以改善瞬态响应和输出功率，解决了传统片外控制器的挑战。PR转换器和PR-sigma转换器分别实现了91.2%和90.7%的峰值效率。

本文提出了一种用于智能手表的电池充电器，基于仅使用两个飞电容的网状连接连续可调转换比转换器，减少了无效相位和开关及布线电阻，实现了89.2%的效率（16.8W输出）和3.2 W/mm³的功率密度。共享误差放大器方案确保了恒流与恒压模式之间的平滑切换，峰值效率达92%，适用于紧凑型智能手表应用。

本文提出了一种三相双路径降压-升压转换器，通过结合双路径拓扑与自适应三相控制技术有效降低导通损耗。该控制方法最小化电感电流纹波，从而允许使用低直流电阻的小尺寸电感，在0.13µm CMOS工艺下实现了96.6%的峰值效率，并采用1.92mm³电感和0402尺寸飞电容。

本文介绍了NVIDIA GB10 SoC，它是一款用于AI加速的双芯片系统，采用台积电3nm工艺，集成了20个ARM v9.2 CPU核心和Blackwell iGPU，支持第五代Tensor Cores和第四代RT Cores，实现了31 TFLOPS FP32和1 PFLOPS FP4的算力，为DGX Spark工作站提供强大算力。

本文介绍了STM32N6微控制器，采用16nm FinFET工艺，集成Neural-ART神经网络处理单元，实现高效边缘AI推理。该芯片面向物联网、可穿戴、工业自动化和智能家居等场景，解决了边缘设备对实时、低功耗AI处理的需求，同时减少延迟和云依赖。

本文提出了一种统一且可扩展的NPU架构，并在两个SoC（ARIES和REGULUS）中实现，旨在高效执行从视觉到大语言模型的多样化AI工作负载。通过硬件-软件协同设计，采用边界和分布感知的混合精度量化方案，在保持模型精度的同时高效处理复杂激活函数，并支持跨核心、集群和芯片的无缝扩展。

本文介绍了微软的第二代定制AI加速器Maia 200，采用晶圆级集成技术，实现了超过3倍于前代的HBM带宽和计算吞吐量，面向大语言模型工作负载。论文详细阐述了在功率传输、热管理、物理设计、验证和封装方面的创新，提供了一种可扩展的高性能AI加速方案。

本文提出了一种基于28nm工艺和光子中介层的电光路由器，通过18ns快速链路建立和1至6波长灵活容量，实现了chiplet之间的非最近邻通信，能效为3.19pJ/b。解决了全局互连仅限于最近邻通信的问题。

该论文提出了一种基于数字计算存储一体（DCIM）的流式多说话人语音识别（ASR）加速器，通过上下文感知冗余跳过和二维可写CIM技术，在22nm工艺上实现了1.87ms/帧的低延迟和高能效（37.50 TFLOPS/W），解决了流式多说话人ASR的实时性和能效挑战。

提出了一种基于稀疏MoE的推测解码语言处理单元SMoLPU，通过Token自适应专家细化技术消除了冗余专家激活，并采用自适应卸载NPU-CIM核心来应对动态INT-FP比例，实现了低能耗和高硬件利用率。该处理器在每参数能耗上比现有最优技术降低了43.5%，达到了122.1μJ/Token的能耗效率。

本文提出SpikeRAM，一种事件驱动的尖峰计算近/内存储器处理器，集成了神经形态传感器，实现了超低功耗（48.1pW/Synapse/Bit）和464M突触的高效率处理，并支持事件驱动的推理与少样本学习。通过灰码权重和三进制梯度优化，减少了86%以上的内存写入次数，解决了边缘感知系统中的实时处理和在线学习问题。

该论文实现了一款28nm工艺的视觉自回归（VAR）加速器，通过差分视觉注意力放大器推测关键令牌实现选择性执行，并采用全路径优化的MXINT处理单元适应偏态数据分布，以及链式反应式并行生成利用空间相关性，在47.3TFLOPs/W能效和小于0.6%的FID损失下取得37.6倍加速。

本文提出了一种名为piggybacked SC-on-CSCR的片上开关电容转换器，通过消除高压开关并联合利用MOM和MOS电容，实现了5.67mW/mm²的功率密度。该转换器采用模块化设计，支持12-60V宽输入和1.8-5V输出，峰值效率71.5%，并具备快速高压启动保护功能，适用于电动汽车等低压电源场景。

本文提出了一种用于电致变色智能窗的三模式单电感四象限转换器，通过集成buck/boost、反相buck/boost和辅助过渡模式，实现了输入5-12V、输出-5至+5V、负载电流-3至3A的全四象限操作。该转换器实现了无缝零交叉和模式切换，仅用单个电感，达到94.6%的峰值效率，系统紧凑、低成本且低复杂度。

本文提出一种双升压单电感双输出（DSU-SIBO）转换器用于AMOLED显示。通过集成1:2电荷泵降低电感电流的直流与交流分量，实现94.8%峰值效率；采用2-out-of-3相能量传递方式，每个周期每输出获得两相能量，使输出纹波降低88%。

本文提出了一种适用于高边和低边600A、1200V SiC MOSFET的数字反馈有源栅极驱动器IC，解决了高边电压传感难题，通过寄生米勒电容校准电路实现精确感知，并利用数字反馈同时控制开通/关断的dVds/dt和抑制Vds浪涌，显著降低了开关损耗和电压应力。

本文提出了一种二进制加权开关电容栅极驱动IC，通过四级二进制加权飞电容实现九级栅极电压分段，并采用基于栅极电流反馈的自适应状态间隔时间控制，有效解决了驱动损耗与延迟时间之间的权衡问题。实验结果表明，该设计在相同驱动损耗下将开关时间降低19%，在相同开关时间下将驱动损耗降低9%。

这篇论文提出了一种单变压器多输出隔离DC-DC转换器，从12/24V输入生成+15V、-5V和+5V三个稳压输出。通过共享次级绕组和双倍整流器配置，仅用四个功率晶体管实现三路输出，并采用可重构两模式逆变器提高效率，峰值效率达68%，最大输出功率2.5W。

本文提出一种混合双极输出隔离（HBO-I）栅极驱动电源，结合反激原边调节和开关电容接收端，从5V输入产生+15V/-5V双极输出，无需额外5V稳压器。该方案采用紧凑1:1耦合电感和5V CMOS器件，实现了1kV隔离、高CMTI和89.23%峰值效率，适用于SiC功率器件栅极驱动。

本文提出一种全集成双向5kV隔离DC-DC转换器，采用180nm SOI CMOS工艺和分布式多绕组变压器，通过5电平混合全桥功率级实现波形整形与电流均衡，达到42.5%峰值效率和170mW/mm2变压器功率密度。

提出一种用于IoT设备的离线电源转换器，包含电容降压AC-DC整流器和全占空比输入串联双支路DC-DC转换器，实现了宽输入输出范围下的高效转换。通过全占空比操作将电压转换比降至D/2，有效减小了电容体积和器件电压应力，达到87.2%峰值效率、2.15W输出功率和1088mW/cm³功率密度。

AMD发布了Instinct MI350系列GPU，采用第四代CDNA架构，通过3D堆叠技术将3nm XCD和6nm IOD集成在一起，并利用Infinity Fabric互连和12层HBM3E内存，面向AI应用提供高性能计算能力。

该论文提出了一种建模/渲染统一的3D高斯溅射处理器，通过局部感知的动态细粒度渲染引擎和局部优化的统一渲染工作流，显著减少了冗余计算和能量消耗。该处理器在统一可重构架构中实现了神经建模和高斯渲染，相比现有3D GS加速器，渲染吞吐量提升3.4倍，每帧能耗降低74.1%，建模延迟降低数个数量级。

本文提出了一款基于4nm工艺的四芯粒AI SoC，通过先进的UCIe-Advanced芯片间接口实现全芯片可扩展网格，解决了大规模AI推理中芯片间带宽和能效瓶颈。在LLaMA模型上实现了56.8 TPS的吞吐量。

论文提出了一种多模态端到端驾驶处理器，通过稀疏性推理单元和灵活的稀疏-密集异构架构最大化稀疏性利用和核心利用率，并设计了节能的分段聚合网络和长短期记忆单元以减少外部内存访问。该处理器在71.3mJ/帧的能耗下达到10.3fps，相比现有先进驾驶SoC能耗降低218倍。

该论文提出了一款用于B5G/6G AI-RAN的通用视觉变压器OFDM信道估计加速器UniC-Vision，通过算法-硬件协同优化和架构优化，在28nm CMOS工艺下实现了14.4Gb/s的吞吐量和7.3pJ/b的能效，比现有系统在可靠性上提升7.7至18.9dB，吞吐量提升16至39倍，满足超可靠低延迟的6G需求。

本文提出了Spyre，一个针对企业推理工作负载优化的可扩展AI加速器，通过专用架构设计和高效数据流管理，解决了大规模部署中的性能与能效瓶颈。

该论文提出了一款基于16nm FinFET工艺的变压器扩散模型处理器Tiamat，支持class-conditional DiT-XL/2和text-to-image PixArt-α，实现每步98ms和134ms的图像生成时间。通过分类器无关引导批处理、权重重排序量化和混合微尺度阻塞等创新，显著减少外部内存访问和特征图缓冲区大小，同时保持接近浮点的精度。

该论文提出了一种用于4D高斯溅射(4DGS)的处理器，通过自适应二次插值、递归计算重用和树状并行渲染技术，解决了4DGS在内存需求、冗余计算和PE利用率低的问题。在D-Nerf数据集上实现了0.24mJ/帧的渲染能量，能效提升6.11倍。

本文提出了一种超紧凑不对称负载牵引串联Doherty功率放大器，采用22nm FDSOI CMOS工艺和单足迹输出组合器，通过定量分析变压器作为阻抗反相器实现紧凑设计，并引入不对称负载牵引概念来提升回退效率。该PA针对6G FR3频谱（7-20GHz），实现了25.3dBm饱和功率、1.56W/mm²功率密度和30%的6dB回退效率，并支持宽带调制。

本文提出一种小型化、高功率、宽带的太赫兹PA-天线阵列，采用0.13μm SiGe工艺，实现214-242GHz频段29dBm无透镜峰值EIRP。通过折叠10阶功率分配/合成和交错匹配方法，PA在160-248GHz达到17.4dB增益和16.5dBm饱和功率；集成共封装超低损耗缝隙贴片天线，辐射效率达66.7%，带宽36GHz。

本文提出了一种215GHz的8×8辐射器-振荡器阵列，采用基于分布式耦合的多功能网络实现鲁棒耦合，在宽频率范围内实现亚纳秒同步，并利用高方向性喇叭天线封装和玻璃超表面提高EIRP和辐射效率。该阵列实现了25.5dBm的平均EIRP和12.9%的连续频率调谐范围，为太赫兹传感与成像提供了高功率、宽带宽的解决方案。

提出一种非均衡堆叠的Doherty功率放大器，载波放大器采用共源拓扑，峰值放大器采用N堆叠拓扑，通过理论确定的四分之一波长线提高回退效率。在24-28GHz频段实现5G NR 64-QAM OFDM 100MHz信号下平均功率超过15.8dBm，平均PAE超过16.9%。

本文提出了一种紧凑的单路径足迹Doherty功率放大器，通过提出的互易Doherty网络理论，利用单个变压器实现了最小化的无源网络面积。该设计仅使用三个变压器足迹和一个驱动器，核心面积为0.12mm²，与线性PA相当，同时支持宽带、高阶QAM OFDM信号，具有高平均效率。

该论文研究了一款工作于12.5-14.5GHz的功率放大器(PA)，重点分析了其在2:1、3:1和4:1三种电压驻波比(VSWR)条件下的性能退化情况，包括功率增益、PAE和线性度等指标。通过实验测量和RIMD分析，该PA在负载失配下仍能保持较好的性能，适用于射频收发机子系统。

该论文展示了一款采用35nm GaN HEMT工艺的330-344 GHz功率放大器，通过最大可用增益提升技术和紧凑型Tandem耦合器，解决了太赫兹频段增益低、合路损耗大的问题。最终实现了超过21dB增益和18dBm饱和输出功率，峰值功率密度达0.925W/mm。

本文提出一种基于共栅双向放大器的超紧凑D波段收发前端，采用45nm RFSOI工艺，面向面积受限的二维波束成形天线封装。通过开关无对称级间匹配网络和可重配置输入/输出网络，实现了TX峰值饱和功率11.2dBm@135GHz，接收平均噪声系数8.2dB@129-145GHz，有源面积仅0.08mm²。

本文提出了一种面向超5G通信的G波段次谐波相位调制发射机，采用时不变相位三倍频架构和分段9位数字-相位转换器（DTPC），实现直接QAM合成。该发射机在G波段支持16/64/256QAM调制，峰值数据速率达51.2 Gbps，有效解决了高频段高数据速率传输的挑战。

本文提出了一种紧凑的26/38GHz可重构双频低噪声放大器，采用基于变压器的极点-零点反转图像抑制技术，解决了窄带LO双混频中的镜像干扰问题。该LNA在26GHz和38GHz分别实现20dB和19dB增益、3.5dB和3.9dB噪声系数，镜像抑制比优于39dB和41dB，适用于5G毫米波通信。

本文提出一种全集成GMR生物传感器芯片，集成片上传感器、励磁线圈和数字后端，实现高灵敏度、低噪声和快速读取，用于多路复用即时诊断，解决了传统GMR传感器外部线圈大、读取慢、集成度低的问题。

该论文提出了一种基于TMR的接触式电流传感器，通过灵敏度稳定环路和内置应力传感器分别补偿温度和老化引起的灵敏度漂移。实验结果表明，在-40°C至120°C范围内灵敏度变化仅为±0.13%，老化漂移降低至0.1%。

本文提出了一种基于NPN晶体管的温度传感器，通过背景校准方案校正前端所有电流域误差，实现了-70°C至125°C范围内0.05°C（3σ）的高精度，解决了传统BJT温度传感器难以达到亚0.1°C精度的问题。

本文提出一种基于RC的温度传感器，采用2nm gate-all-around工艺，通过完全堆叠低TCR金属电阻和环形振荡器时间数字转换器（TDC）来最小化硅面积（625μm²）。采用时间偏移压缩技术克服低TCR金属电阻的缺点，在-40~125°C范围内实现±0.5°C（3σ）的精度和12μs的转换时间，精度FoM达到0.017nJ·%²。

该论文提出一种用于汽车USB充电的低侧平均电流传感器，支持0.1-3A负载范围和亚100ns采样时间，实现了±60mA的高精度。通过自适应稳定助手、直流电平移位偏置和抗占空比电阻三种技术，分别解决了稳定延迟、轻载精度和带宽漂移问题。

本文提出了一款无电池无线电化学接口SoC，采用自适应性逐步下沉技术和频率-数字混合结构，实现了143dB的动态范围和0.99997的高线性度，功耗仅23.3μW，适用于多模态可穿戴生理监测。

本文提出了一种CMOS混合共栅电流积分采样器，用于解决宽带ADC前端中的线性度、带宽和抖动限制。该前端采用混合共栅V-I转换器、变压器耦合电感峰化和自动功率门控保持缓冲器，在51GHz带宽内实现了超过37dB的SNDR，并在128GS/s前端中展示了优越的SNDRBW-性能。

本文提出了一种基于DLL辅助动态体偏置的电流传感器，解决了浮栅Gm电流传感器在高电压下因LDMOS体效应导致的线性度下降问题。通过动态偏置技术，实现了31dB的HD2改善和14dB的THD+N改善，峰值THD+N达到-82.3dB，支持60V共模电压和2MHz PWM抑制。该传感器适用于高功率音频和电机驱动系统。

该论文提出了一种用于色心量子处理器的可扩展低温CMOS控制器，通过金刚石波导微芯粒与CMOS的3D集成实现了可扩展光子读出。采用串行量子比特驱动器阵列，利用栅极电感器和脉冲宽度调制器为每个量子比特生成可编程的2.87GHz磁场，实现低功耗和强磁场约束，单芯片支持144个量子比特。

本文提出了一款采用14nm FinFET工艺的16通道低温CMOS通量控制脉冲发生器ASIC，用于量子比特的精确控制。该芯片在深低温环境下工作，实现了低功耗多通道脉冲生成，解决了量子计算中大规模控制信号生成的挑战。

本文提出了一款用于金刚石中氮空位(NV)色心多量子比特控制的低温CMOS SoC，集成了基于Class-DE RFDAC的电子自旋控制器和基于class-D PDM的核自旋控制器。通过开关共享线圈实现多频段、大电流驱动，达到了高Rabi频率和高保真度的量子逻辑门，解决了可扩展量子计算中多比特控制的挑战。

本文提出一种基于180nm CMOS工艺的太空用自愈成像器，通过本地在线热退火技术同时修复像素和逻辑电路的辐射损伤，并结合自适应感兴趣区域（ROI）无损压缩将下行数据量减少75.5%。实验表明，在20kGy X射线照射后，像素和逻辑泄漏分别降低4.82倍和3.97倍，图像几乎完全恢复，适用于长期连续太空成像。

该论文提出了一款采用65nm CMOS工艺的2.4GHz Wi-Fi接收器，通过辐射硬化技术使其能够承受高达500kGy的总电离剂量，解决了核电站退役过程中极端辐射环境下无线通信的难题。测量结果表明，即使在500kGy剂量下，接收器仍能保持可接受的性能，验证了无线系统在极端辐射环境中的可行性。

本文提出了一种32Gb/s/λ的密集波分复用带通滤波时钟前向光链路，采用9个200GHz间距的波长（8个数据，1个时钟），通过3D堆叠7nm电子IC和65nm硅光子IC实现，总吞吐量256Gb/s/光纤，能效2.78pJ/b，面积效率1.33Tbps/mm²。解决了高带宽密度和低功耗光互连的挑战。

本文提出了一款适用于2-20km距离相干光通信的2通道800Gb/s全收发器，采用5nm FinFET工艺实现了<300ns的超低延迟。该设计解决了下一代数据中心互连中对高速、低延迟光收发器的需求。

本文提出一种采用45nm CMOS SOI工艺的单片集成2×5λ DWDM微环收发器，实现2×500Gb/s总速率（每通道100Gb/s PAM-4）。通过低噪声TIA、高速MRM驱动器和PWM波长锁定电路等电光协同设计，在环回测试中达到低于2.5pJ/b的能效，解决了AI/ML应用对高带宽、低功耗光互连的需求。

本文提出了一款6.4Tb/s的共封装光学ASIC，集成了64路直接驱动TIA和64路重定时分段马赫-曾德尔调制器驱动器，采用7nm FinFET工艺，实现了4.2pJ/b的能效，解决了AI集群中高带宽光互连的功耗和密度问题。

本文提出了一种基于载流子注入模式马赫-曾德尔调制器（PIN-MZM）的O波段直接驱动相干光发射机，采用45nm CMOS-SOI工艺实现了0.4mm的紧凑单片集成。通过多级线性驱动器、并联峰化、无源均衡和发送前馈均衡（TX-FIR），该发射机在106Gb/s PAM-4强度调制直接检测（IMDD）和212Gb/s QAM16相干信号传输中分别达到0.91pJ/b的能效，并相比传统反向偏置行波MZM降低了2.76倍的激光器功耗和5倍的面积。

本文提出了一种基于强度调制异质探测的突发模式接收机，采用单边带正交中频生成和包络检测技术增强基带信号完整性和色散容限，并通过预/后解调器环路分离实现并行自动增益控制和自动偏移控制。该接收机在SiGe BiCMOS前端与硅光子PIC共集成，实现了112Gb/s NRZ速率、25.8dBm OMA灵敏度（背靠背）、23ns建立时间，以及在20km标准单模光纤上支持1290/1329nm双波长工作。

本文提出一款28nm CMOS工艺的6652-PPI微LED AR显示驱动芯片，通过像素级感测与pBIST校准电路实现对电流变化的精确补偿。集成了8位移位寄存器与MSB锁存器实现PWM，并采用自刷新、局部更新和注视点渲染等系统技术，将MIPI带宽降低59.2%，功耗降低40.1%。

本文提出了一种用于微发光二极管硅基显示的数字PWM CMOS背板，采用共享统一的内存-像素结构，实现了4042 PPI的高分辨率和10位240Hz的刷新率。通过统一D触发器链和分层时分PWM技术，解决了像素内寄存器、计数器和比较器集成的问题，并提高了面积效率。

该论文提出了一种用于3D虚拟现实的张量显示处理器，通过算法-架构协同优化将焦堆栈转换为张量显示，降低了计算和硬件复杂度。在200MHz时钟频率下实现了161Mpixels/s的最大吞吐量（等效于HD分辨率下87fps），归一化能耗为0.9nJ/pixel，PSNR为23.7-24.8dB。

本文提出一种512通道10位源极驱动IC，采用电流模式自动调零(CM-AZ)方案，同时消除输出缓冲器偏移和抑制LSB堆叠DAC中的AC耦合误差，实现1.4mV DVO和600ns水平时间，适用于超快帧率、均匀亮度的移动OLED显示器。

本文提出了一款用于高分辨率OLED的10位显示驱动芯片，采用创新的枢转跨导线性环DAC-in-buffer结构，通过浮空电压镜像解耦粗/细域，实现了面积、速度和线性度之间的权衡优化。该芯片在180nm CMOS工艺下制造，实现了1μs的1-H扫描时间和1722μm2/通道的紧凑面积。

提出一种触摸嵌入OLED显示驱动IC，通过显示噪声参考和显示耦合噪声预测技术，结合专用神经网络引擎，克服触摸与显示电极间的干扰，实现高信噪比。

该论文提出了一款名为HERACLES的8192路SIMD可编程可扩展全同态加密（FHE）加速器SoC，采用Intel 3 CMOS工艺制造，支持单周期8k多项式算术，旨在解决隐私保护云计算中的性能瓶颈问题。

本论文提出了一种基于浮空锁存器的真随机数发生器（FL-TRNG），通过利用浮空储层电容作为电源实现了0.066pJ/b的高能效，同时固有地抵抗电源噪声注入攻击。该架构还采用电流饥饿反相器进行失配补偿，增强了对工艺、电压和温度变化的容忍度。

本文提出了一款基于28nm CMOS工艺的3.24mm² torus全同态加密(FHE)处理器，通过安全保留的低比特宽度torus量化、分治多项式乘法引擎以及无冲突原子swizzling与全深度流水线技术，分别降低了62%的延迟、提升29%的能效并减少96%的内存需求。该处理器在bootstrapping操作中相比CPU实现了196倍的能效提升，支持对加密数据的任意计算。

本文提出首款密码分析-ASIC协同优化的后量子密码芯片，在Intel16工艺上实现了极小的面积、功耗和内存占用。相比最先进的M-LWE加速器面积减少8倍，相比通用PQC处理器面积减少509倍，能量-面积积降低8.5倍，适用于资源受限的物联网设备。

本文提出OmniCrypt，一款28nm CMOS工艺下硅验证的多方案全同态加密(FHE)加速器，支持自举(bootstrapping)和方案切换。通过集成三个专用引擎和片上数据生成，有效减少内存和计算开销，实现高达435.9M-GOPS/W的能效和252.8M-GOPS的性能，在CKKS自举吞吐量上达到最高，相比CPU加速107倍。

本文提出一款面积0.05mm²、功耗1.19-7.34mW的SQIsign后量子签名验证硬件加速器，针对IoT应用。通过优化的Montgomery乘法器实现2倍加速与节能，高效内存组织节省31%面积，性能较汇编优化软件提升一个数量级。

本文提出了一种低开销的SHA-3引擎，通过融合双轨预充电逻辑和非对称掩码技术，实现了对毛刺和跳变鲁棒的安全防护。该引擎在0.046mm²面积下，仅增加17%面积开销和27%能量开销，且无延迟损失，同时通过了超过1亿次功率/电磁TVLA测试。

提出了一种名为TinyPAD的探测攻击检测器，在16nm FinFET工艺下实现166µm2/lane的超小面积，能够检测芯片间接口上的电容变化以抵御物理探测攻击。该检测器支持高达82pF的负载和0.2pF的最小可检测电容，在-40~125°C和0.65-1.2V供电范围内鲁棒工作，并与5通道8Gb/s/lane的芯片间接口集成，相比现有技术实现了3.3倍更大负载、2.5倍更小检测电容、1.3倍更宽温度和1.2倍更宽电压范围，同时面积开销降低11倍。

本文提出了一种亚阈值全NMOS可重构物理不可克隆函数（PUF），通过安全配置选择实现每单元6个稳定比特，解决了传统PUF比特错误率高和长期老化问题。该设计在0-70°C和0.6-0.8V范围内达到“零”比特错误率（<6.5e-8），面积仅253F²/有效比特，能耗低至16.8fJ/bit。

本文提出了一种基于亚稳态的真随机数生成器（TRNG），采用二进制搜索和偏移可调比较器，无需预热时间即可工作。该设计对低频噪声、PVT变化和环境攻击具有鲁棒性，并在2nm MBCFET工艺中实现，以20Mb/s速率运行，能量效率1.8pJ/b。

本文提出一种紧凑型4V输入12A负载的谐振sigma转换器，通过结合10MHz高压侧开关电容降压和5MHz低压侧直接谐振开关电容，实现了93.4%峰值效率和20mV负载阶跃下冲的快速瞬态响应。该设计解决了AI处理器供电中对高电流密度和快速负载变化的需求。

该论文提出一种多相混合转换器，采用Split-TON控制实现VCF自动平衡和任意相数全相交错，并通过0V Q采样器实现电感电流自动平衡且功率密度损失最小。在6相操作下获得最低归一化下冲，峰值效率达91.5%，适用于现代计算芯片的高电流负载点供电。

本文提出一种12V转1V的四输出混合DC-DC转换器，通过共享单个DC电容实现能量存储与再分配，从而支持各输出独立调节。该转换器达到721A/cm³电流密度和90.5%峰值效率，且负载瞬态响应无交叉调节问题。

本文提出了一种电感位于中间（inductor-at-middle）的混合降压转换器，用于高电流密度垂直供电。通过开关总线复用控制，将功率电感复用为信号反馈路径，简化了引脚密集型分布式供电网络中信号与功率网络的协同设计。原型实现了3.17A/mm2的垂直电流密度。

本文提出了一种100A、峰值效率93.4%的LLC谐振变换器，其内置一个从初级电流提取的调节器，用于为栅极驱动器供电，从而省去了外部辅助降压变换器或额外辅助绕组。该设计在0.18μm BCD工艺中实现，实现了60V至2V的转换，工作频率为1MHz。

本文提出一种用于5G高压GaN功率放大器的符号功率跟踪电源调制器，采用两步子范围动态电压缩放(DVS)方案减少大电压步进所需电荷，并利用电感电流压摆率增强技术提高充电电流。该调制器在180nm BCD工艺下实现1.2μs的1至12V宽范围电压转换。

本文针对5G FR2 CMOS功率放大器因高峰均比导致的低效率问题，提出了一种紧凑型双电容中继SPT电源调制器，采用无过冲自适应恒导通时间控制，实现了小于290ns的快速跟踪，使用0402小尺寸电感，适用于紧凑型PA阵列。

本文提出了一种20GHz频率合成器，采用杂散整形调制器（SSM）技术有效抑制了由切片间失配引起的非线性，实现了46.2fs的集成抖动和-76.5dBc的最差分数杂散。该设计在28nm CMOS工艺中实现，取得了-251.4dB的FoM和-102.6dB的FoMIBS，解决了高速收发器对低抖动、低杂散分数N频率合成器的需求。

该论文提出了一种基于改进型Gilbert单元的48-82.5GHz频率倍频器，通过分裂尾跨导并在开关四象限晶体管上并联电容实现AC短路，使DC偏移降低开关占空比，从而提升功率转换增益和效率。该设计在28nm FDSOI CMOS工艺下实现了8.5dBm输出功率和11%的峰值PAE，解决了毫米波VCO相位噪声和调谐范围不足的问题。

该论文提出了一种分数-N频率合成器，采用非重叠时钟发生器与辅助环形振荡器（AUX RO）技术，实现了低抖动性能。主要解决了传统分数-N合成器中相位噪声和抖动恶化的问题，通过创新的电路结构降低了157 fs的均方根抖动。

该论文提出一种基于环形振荡器的14GHz三阶分数-N锁相环，采用级联子采样延迟锁定环（DLL）和窄脉冲积分器来抑制相位噪声与电源噪声，实现了164fs_rms的超低抖动。通过三态极性可逆SSPD减少DTC范围与带宽退化，并应用延迟校准优化VCDL延迟范围与占空比，解决了高频低抖动PLL的设计挑战。

提出一种17.9-22.4GHz四核Class-F-1 VCO，采用环形五线变压器谐振腔实现高Q值，无需额外共模谐振器；通过多路径同步和分段对齐技术改善同步和PVT鲁棒性，实现了195.6±1.3dBc/Hz FoM和-145.6至-141dBc/Hz相位噪声。

该论文提出了一种基于自线性化VCO的Type-III FMCW合成器，通过CCal校准CMod非线性、双LMS校准减少数字开销，实现了极快的调频斜率和短持续时间。解决了FMCW雷达中高精度测距与快速速度估计的需求。

本文提出了一种18GHz带宽的锯齿波FMCW合成器，采用chirp-tracking ILFT与前馈频率跟踪环路，以及分数带宽倍频器，实现了40.5至58.5GHz的36%分数带宽锯齿波调制，解决了高速率、大带宽FMCW信号的线性度问题。

本文提出了一种77GHz 8位嵌套向量和相移器，采用28nm CMOS工艺。通过将单个外向量分裂为两个内向量，并结合峰值误差平滑技术，有效抑制了I/Q失配，实现了0.33°的均方根相位误差和0.065dB的均方根增益误差，核心面积仅0.17mm²，适用于MIMO雷达系统。

本文提出了一种用于BLE的0.3V双模（2.4/4.8GHz）DCO-PA，采用扭曲8字形电感实现八度调谐，TX模式下效率达42%，RX时钟功耗仅0.29mW。通过类D类操作将晶体管效率提升至75%，并利用尾晶体管降低RX模式功耗和1/f相位噪声拐点至约40kHz。

本文综述了GaN技术在5G和未来毫米波固态电路中的重要性，重点分析了Ga-polar面在5G基站中的成功应用以及N-polar面在W波段展现的高功率和高效率优势，指出N-polar GaN可实现更小尺寸和更低成本。

本文介绍了加州理工学院在身体接口生物传感器方面的最新进展，包括可穿戴、植入式和可摄入设备，用于实时分析多种体液中的生物标志物。这些基于纳米材料的可扩展系统能够连续监测代谢物、激素和药物，为个性化医疗和数字健康提供支持。

本文提出一种持续48天的表皮粘贴式生物电子设备，集成19fA分辨率的生物发光模拟前端与TDM-SAR校准及混合模式LED，实现针对1型糖尿病的闭环实时检测与精准治疗，解决了传统指尖采血和电化学方法无法连续监测及治疗的问题。

本文提出了一种基于注入锁定相位检测的超快扫描电子顺磁共振（EPR）芯片，工作频率14GHz，扫描速率达1400THz/s，可实现120µM浓度的顺磁物种检测。该芯片采用22nm FDSOI CMOS工艺，通过相干频率生成和信号下变频实现低噪声读出，无需锁相解调，单电感作为顺磁传感器。

本文提出了一种CMOS集成的形状记忆多尺寸微笼阵列，结合多材料电化学恒电位仪，实现了无电源固定和多路复用传感，解决了现有Lab-on-CMOS平台在联合传感-操控能力上的不足，推进了多尺度生物样本培养与监测。

本文提出了一种0.62g轻量无电池传感器标签，用于持续监测植物应激。通过920MHz无线链路为标签供电，并利用基于异或的多路复用器将pH数据反向散射回链路，实现了单天线同时供电和数据传输，距离达80cm。成功演示了超过30天的活体植物应激监测，为智能农业提供低功耗传感方案。

该论文提出了一种基于水凝胶的双荧光传感器，用于检测生物可利用磷，解决了环境监测中磷检测的灵敏度和动态范围问题。传感器实现了6.6fA的灵敏度、15.5dB的信噪比和1.97mV的输出噪声，并通过自动背景校准实现了大动态范围。

该论文提出了一款高度集成的多模态生物传感系统芯片，集成了ECG、PPG、GSR和ECH信号采集电路，以及无线收发器和电源管理单元，用于心理压力监测。芯片在0.18μm CMOS工艺下实现了低功耗、高精度的生物信号采集，并解决了多模态传感与无线通信的集成难题。

该论文提出了一种用于连续无创血压监测的近场射频反射收发器ASIC，采用65nm CMOS工艺。通过近场射频反射方法实现非接触监测，并利用SAR直流偏移消除和闭环相位校准技术提高临床精度。人体实验验证了该芯片在6mmHg平均绝对误差内实现准确血压提取。

本文提出一种用于植入式医疗设备超声无线能量传输的电池供电混合谐振脉冲串发生器ASIC。该芯片集成了自适应频率跟踪和残余能量回收技术，采用开关电容-谐振混合架构，实现了68.6%的Cp损耗降低和21.7%的端到端效率。

本文提出了一种用于脑植入物的超声供电发射机芯片，采用绝热功率传感和片上自主驻波峰值跟踪，实现了82%的功率跟踪精度和高达2.7倍的接收功率调节改善，功耗仅为43µW。

该论文提出了一种单电感链路的无线功率与全双工数据传输系统，工作于40.68MHz，同时实现17Mb/s上行（RLK）和3.4Mb/s下行（Instant-CSK）数据速率，峰值效率61.1%，输出功率>50mW，消除了传统ASK/LSK之间的权衡，适用于植入式医疗设备。

本文提出了一款基于电荷陷阱晶体管(CTT)的4Mb非易失性计算存储一体(nvCIM)宏，采用12nm CMOS工艺制造。该宏支持INT/FP4 MAC操作，并引入模拟预测数字计算(APDC)方案以降低功耗，实现了137.75TFLOPS/W的能效和超过40倍的密度FoM（存储密度×计算密度）提升，解决了传统nvCIM宏存储密度低、不必要的MAC操作和浮点计算硬件成本高的问题。

本文提出了一种基于DTCO设计的22nm 96Mb高保持多模式ReRAM非易失性计算-存内宏，支持线性MLC、非线性MLC和SLC模式，适用于Mamba、Transformer和CNN等不同神经网络工作负载，解决了推理精度、能效和读取鲁棒性等关键挑战。该宏实现了50.6至90.2 TFLOPS/W的能效。

本文提出了一款28nm工艺下的位并行数字计算内存(CIM)宏，采用基于转移计数线(TCL)的无损压缩器进行比特列加法。通过符号位嵌入的总线TCL支持有符号2的补码MAC操作，并利用阶段式使能电路减少加法器不必要的翻转，提升能效42%。该CIM宏在INT8和BF16精度下分别实现了106.85TOPS/W和77.68TFLOPS/W的能效。

本文提出一种采用16nm工艺的72kb增益单元存算一体宏，支持多种数据格式（MX、LNS、FP等）和可重构的二进制补码与符号数值双表示方案，实现了120.5TFLOPS/W的高能效，解决了通用AI任务中数据表示灵活性需求。

本文提出并实现了一款16Mb近内存相位域计算（NM-PDC）铁电NAND闪存芯片，可用于近似最近邻搜索。该芯片通过在近内存区域进行相位域计算，解决了传统NAND近/存内计算IO宽度有限、能量延迟积大且无法支持多样向量格式的问题，单次搜索操作可计算512个256维4b向量的相似距离，能效达166.8TOPS/W，端到端延迟减少12.8倍。

本文提出了一种面向边缘大语言模型应用的高带宽密度、高存储密度、低能耗的3D近存计算芯片，采用双DRAM单逻辑架构，通过3D集成实现近DRAM计算，显著降低内存访问延迟和通用矩阵乘法执行时间。

本文提出一款55nm基于推测解码的LLM加速器，采用bumping-based face-to-face ReRAM-on-logic堆叠技术。通过本地旋转单元实现无异常值低比特量化，并设计堆叠感知的PNM架构与块状向量量化协同降低权重开销，结合自适应并行推测解码和乱序调度器提升资源利用率，最终实现14.08-135.69 token/s的吞吐性能。

本文提出Revolver，一种面向边缘设备的低比特GenAI加速器，通过相位感知精度选择、局部旋转和谐波对齐置换以及切片整数反量化单元，解决了多步推理和多轮对话中的内存和功耗瓶颈，实现了3.99倍能效提升和2.10倍加速。

本文提出了一种基于子空间旋转的双量化大语言模型加速器，通过并行哈达玛转置器降低片上旋转功耗和面积，并采用融合缩放激活单元和重排位片LUT计算，实现了每token 51.6μJ的低能耗，相比现有技术降低32.6%。

本文提出VARSA，一种22nm工艺的视觉自回归生成加速器，用于高效文本到图像生成。通过性能可扩展的混合PE-LUT核心、多精度并行处理以及注意力图压缩技术，实现了503mJ/inference的能效，比现有扩散模型加速器提升2.7-8.9倍。

该论文提出了SoulMate，一款全设备端移动智能系统芯片，集成检索增强生成（RAG）和LLM微调功能，采用混合秩token处理与相似性感知序列处理架构，在28nm CMOS工艺下实现9.8mW低功耗实时交互，显著提升能效。

本文提出Tri-Oracle，一种视觉-语言模型（VLM）加速器，利用token、注意力和权重的冗余进行加速。通过Token合并单元合并68%冗余token，注意力头预测单元跳过44%注意力延迟，以及条带式近零值计算单元减少45%前馈网络延迟。芯片在28nm CMOS工艺下实现17.78μJ/token的能效和1.19-3.99TOPS/mm2的面积效率，无需微调。

提出一种基于查找表（LUT）的状态空间模型（SSM）加速器LUT-SSM，通过多对多LUT-ACC和逐元素层融合技术高效支持INT-FP的通用矩阵乘法和顺序逐元素运算，解决SSM部署中的存储访问和能效问题。在28nm FD-SOI工艺上实现99.3TFLOPS/W峰值能效。

该论文提出了一种基于推测解码的LLM处理器，通过三个创新点（指数双重用MAC、草稿反向传播目标混合精度数据流、草稿提前启动并行计算）解决了LLM解码瓶颈，实现了10.29倍速度提升。

ALPhA-Vision是一种始终开启的低功耗视觉处理器子系统，专为边缘SoC中的DNN推理任务设计。它通过硬件/软件协同设计支持CNN和ViT推理，实现无需外部存储器的端到端执行，并以787μs延迟和99.3%精度完成人脸检测，功耗低于5mW。

本文提出了一种98.5dB SNDR、250kHz带宽的连续时间增量Zoom ADC，采用智能跟踪技术扩展输入跟踪带宽至奈奎斯特频率，并利用浮尾电阻线性化Gm-C积分器实现高线性度和高效率。该设计在28nm CMOS工艺下实现，功耗仅400µW，FoMs达到186.5dB。

本文提出一种全动态、免校准的ΔΣ ADC，采用底板电平移位（BPLS）技术实现电容退化积分器，通过采样负电荷降低阈值电压依赖性、改善建立时间并消除kT/C噪声，仅用0.5pF采样电容。该ADC在10kHz带宽下达到91.7dB峰值SNDR和95.6dB动态范围，功耗10.1mW，且在±10%电源电压或-40至100°C范围内性能退化小于2dB，实现了PVT鲁棒性和频率可扩展性。

本文提出了一种具有双残差架构的增量流水线ADC，通过指数ΔΣ环路直接量化残差，取代了传统复杂且精度较低的插值器，实现了快速高精度的后端转换，同时保持对级间增益变化的不敏感性。原型芯片达到了85.1dB SNDR和8MS/s转换速度，在同类双残差ADC中SNDR最高，在同类高精度增量ADC中速度最快。

本文提出了一种二次指数噪声耦合的增量型Sigma-Delta调制器(IDSM)，实现了高于4阶的噪声整形效果，同时具有对DAC非线性高容忍度和低噪声代价。通过复用DAC2和加法器，提高了有效过采样率和能效，在28nm CMOS工艺下实现了83.8dB SNDR和103.9dB SFDR。

本文提出了一种22-25GHz CMOS非磁性平衡循环器，通过正交耦合器、平衡网络和（非）互易支路，解决了电平衡双工器插入损耗高和传统循环器在天线VSWR变化时隔离度下降的问题。实现了<5.2dB TX-ANT插入损耗、<4.2dB RX-ANT插入损耗和>20dB TX-RX隔离度，带宽>2.2GHz，支持全双工操作。

该论文提出一种基于无限环路CMOS兼容隔离器的平衡功率放大器，通过时变输出匹配网络和有损非互易移相器，有效抑制大规模MIMO和相控阵系统中的反射与耦合，实现VSWR鲁棒性。采用22nm CMOS SOI工艺，在3:1/2:1 VSWR轮廓下IP1dB变化仅±0.43dB。

本文提出了一款6GHz正交数字发射机（DTX），支持1GHz信号带宽，在28nm CMOS工艺中实现。通过优化静态和动态非线性，该发射机实现了23.1dBm峰值输出功率、30.3%峰值PAE，以及-40.8dB的EVM底噪和>55dB的动态范围，解决了宽带数字发射机中线性度与效率的权衡问题。

本文提出了一款基于22nm CMOS工艺的2×4相控阵雷达芯片，采用前向ΔΣ DPLL锁定多注入RTWO架构，同时实现调制解调、波束赋形和数据转换功能，用于车内生命体征监测。该芯片通过0dBm CW/PMCW信号消除呼吸干扰，将心脏信号提取的无杂散动态范围提升9dB，在1.42mm²面积内功耗仅128mW，呼吸率和心率误差小于±6bpm。

本文提出了一款工作于234-252GHz的双极化单站CMOS收发器，采用天线封装(AiP)技术实现交叉极化感知。通过低成本标准有机封装实现了>200GHz的无源天线与互连，辐射效率达69%，相比传统全片上方案节省了硅面积，验证了在亚毫米波频段使用封装集成的可行性。

本文提出了一款1.6至3.8GHz可重构FMCW雷达SoC，用于灾后实时非视距生命探测。通过采用81.5%相对带宽的环形VCO PLL与DTC，实现了29.6kHz频率误差和0.78至400MHz/μs的啁啾斜率，解决了宽带线性调频与高精度生命探测的难题。

本文提出了一种兼容IEEE 802.15.4a/z/ab的全数字IR-UWB发射机，采用反相延迟双高斯脉冲与自延迟脉冲梳状陷波技术最大化频谱利用率，同时满足全球掩模。通过斜率感知非均匀插值抑制采样混叠11dB，并利用双电平开关电容功率放大器削减旁瓣发射高达12dB，实现了小面积（0.0523mm²）和低功耗（11.4mW）。

该论文提出了一种基于自干扰抵消（CANCELLATION）的环境物联网超低功耗通信系统，通过全双工天线和自干扰抵消芯片实现高达125dB的抵消，有效消除低中频相位噪声泄漏，打破了传统反向散射系统中距离与功耗的权衡。最终标签在92nW功耗下实现32米距离的1kb/s通信。

本文提出一种用于飞行昆虫定位的微型无电池无晶振发射系统，采用28nm工艺的TX IC、定制天线、光伏电池和存储电容，在1.45km范围内实现0.9m定位精度。系统成功部署在活黄蜂上并验证了功能，为小昆虫/物体提供超低重量、长距离、高精度的无源追踪方案。

本文提出了一种工作在18-22GHz的耐阻塞非均匀电流子采样接收机，采用离散时间FIR/IIR滤波和均衡化跨导单元，有效解决了混叠、噪声折叠以及带内外阻塞问题。在28nm CMOS工艺下实现，获得了高达56dB的阻塞抑制、-29.1dB EVM（64-QAM 150MS/s）和5.8dB的B1dB，功耗仅20mW。

本文提出一种兼容NearLink 2.0的双频RF收发器，面向智能无线个人音频设备。通过优化接收机架构和发射机效率，实现了188.7dB/185.2dB的接收机FOM和30.9%的发射系统效率，性能远超传统蓝牙方案。

该论文提出了一种全集成、亚微瓦功耗的反向散射WiFi 802.11b发射机，通过有源谐波和镜像抑制技术解决了密集无线环境中的干扰问题。采用时域复滤波器、过采样和顺序RF开关使能，结合温度事件驱动校准，实现了30dB的镜像抑制比和36dB的谐波抑制比。

该论文提出ReFIND，一款集成16个分辨率可重构AFE、特征提取器和分类器的生物信号分类SoC。通过VCO ADC的积分时间缩放实现功耗与分辨率的动态权衡，端到端验证表明相比固定阵列可节省超过14倍AFE每通道功耗，为生物信号分类器提供运行时功耗性能优化。

本文提出了一种帧率可调的占空比电气阻抗断层扫描系统，通过多输入多输出电流平衡仪表放大器降低功耗、面积和输入寄生，并采用数字匹配滤波器与谐波消除FIR滤波器减少建立时间，从而在662.0μW下实现878.9fps，在43.8μW下实现27.5fps。

本文提出一种用于大规模压阻传感器阵列的快速阻抗测量IC，采用统一差分时域解调架构，通过激励电路直接读出阻抗，并利用预饱和自适应偏置技术提高能效。该芯片在125kHz下扫描253个传感器仅需12.2ms（82fps），功耗158μW，实现了0.5%误差和71.1dB SNR。

该论文提出一款用于智能眼镜的65nm神经接口SoC，集成10通道AFE和片上CNN，实现实时EOG/EMG/EEG推理。采用LoRA微调的片上持续学习将可训练参数减少54-77%，并设计超低功耗最近特征神经命令路径以按需唤醒重计算，同时通过分块delta编码和流式流水线减少内存并扩展训练数据2.1倍。

本文提出一种患者独立、基于原型的时空CNN处理器，用于癫痫检测，无需患者特定数据即可实现高精度，能量效率为16.4nJ/类，延迟小于120ms。通过可选的基于前向推理的零样本适应，进一步提高了对信号变异和低质量输入的鲁棒性。

该论文提出了一种用于非侵入式跨医院肺病诊断的神经形态嗅觉处理器，通过片上迁移学习实现了超过94%的检测准确率，并达到了0.46pJ/SOP的能量效率和0.17nW/突触的功率密度。

本文提出了一种无校准的二阶kT/C噪声整形的NS-SAR ADC，通过多任务积分器（MTI）和环路动力学同时实现量化噪声和kT/C噪声的二阶整形，适用于可穿戴ExG信号采集。结合相关电平移位（CLS）和输入阻抗提升（ZIN boosting）技术，在0.18μm CMOS工艺下实现了98.3dB SNDR、103.6dB DR、3.49μVrms IRN（1kHz带宽）、168MΩ输入阻抗和6.3μW功耗。

该论文提出了一种基于稀疏感知的神经接口，利用计算存储一体（CIM）引擎进行预测性聚焦采样，实现热点尖峰跟踪。通过结合低功耗全景扫描与高保真尖峰跟踪的动态分配，解决了高密度神经接口的功耗、面积和带宽瓶颈。

该论文提出了一种混合光遗传刺激系统，通过亚阈值电刺激降低光学阈值并减少能耗，实现了90.75%的LED驱动效率和70.6%的光学能量节省。该系统利用高效电容充放电操作产生衰减指数辐照度，增强神经响应，并在小鼠离体实验中验证了等效神经激活。

提出了一款光适应视网膜假体（LARP）SoC，通过功率感知光适应实现了55.48dB的宽光感动态范围，并采用像素聚类技术将像素尺寸缩小至80×80μm²，提高了刺激空间分辨率。电荷回收局部动态供电方案使刺激能量降低34%，经图像投影测试和离体小鼠视网膜细胞实验验证了有效性。

提出了一种基于双层硅光子学的CMOS神经探针，集成了1280个电极、384个记录通道和88个光发射位点，通过热光开关和片上校准实现大规模、可靠的光遗传学记录与刺激。解决了现有神经探针在通道数量和光发射集成度上的瓶颈问题。

本文提出了一种在28nm CMOS工艺中实现的72Gb/s/pin单端PAM-3收发器。通过驱动协同编码降低了≥46%的信令功耗，并采用非对称数据依赖均衡和偏置峰值技术，将眼图面积扩大1.9倍和2.8倍，从而解决了PAM-3不同边沿ISI和开关抖动问题。

该论文提出一种五通道112Gb/s/pin PAM4单端收发器，采用28nm CMOS工艺，用于高密度短距离存储器接口。通过低功耗三重均衡、4-aggressor形状拟合串扰消除和电源噪声容忍时钟分布网络，实现了47.0Tb/s/mm边缘密度和0.52pJ/b能效。

本文提出了一款基于2nm工艺的全数字LPDDR6 PHY，通过四相时钟架构与多级FIFO推测式DFE，实现了14.4Gb/s/pin的高速数据传输，同时降低了抖动敏感度和时序约束。采用时钟门控的高效模式显著降低了功耗。

本文提出一种16Gb/s/pin单端NRZ收发器，采用分布式双环补偿（DDLC）抑制VDDQ纹波，并集成动态占空比校准（DDCC）提升时钟鲁棒性。该设计将去耦电容减少91.4%，眼图水平/垂直裕度分别提升61%和36%，适用于高密度存储器接口。

本文提出了一种交叉自参考斜率采样接收机，通过基于输入信号斜率判定数据，增强了对长尾码间干扰的鲁棒性，无需均衡器。该接收机在65nm CMOS工艺下实现，在12.5Gb/s速率下能效为0.092pJ/b，FoM为7.7fJ/b/dB，面积仅0.001mm²，适用于下一代低功耗存储器接口。

本文提出了一种用于多分支存储器接口的单向自训练方案，通过直接从单脉冲响应导出判决反馈均衡器（DFE）系数，无需控制器交互，有效均衡码间干扰（ISI）和反射。该接收器在40nm CMOS工艺下实现8Gb/s/pin速率，总吞吐量102.4Gb/s，在4分支通道中重新打开闭眼，误码率低于10^-12，能效0.64pJ/b，硬件开销仅6.74%。

本文提出一种0.87pJ/b、17Gb/s/pin的并行接收器，采用本地DQS恢复和双DQS树结构，以降低时钟功耗并抑制电源噪声引起的抖动（PSIJ）。该设计通过时间复用CML和反相器树（1/8:7/8）实现对CML树的隐藏锁定，进而从低功耗反相器树生成PSIJ滤波的DQS，在40nm CMOS工艺下实现100mVpp电源噪声下BER<10^-12，并减少70%时钟功耗。

本文提出了一种用于HBM的紧凑型14Gb/s/pin DQ接收器，采用波特率相位跟踪环路和背景校准的时间窗口相位检测器，在实时数据中连续跟踪采样相位和检测器偏移，消除了重新训练的需求。28nm原型实现了0.163pJ/b的能效和0.00547mm²的面积，在<10⁻¹²误码率下具有0.295UI的采样裕度。

本文提出一种CMOS带隙基准电压源，采用电流域高阶温度补偿技术，利用电容偏置二极管型超PTAT电流源实现。该设计在两点修调后，在-40°C至125°C范围内温度系数为2.1-3.7ppm/°C，不精确度±0.06%（3σ），且具有简单的架构和高能效。

该论文提出了一种集成的电压和电流参考电路，通过电流镜无缝过渡技术实现子范围补偿，在-40至125°C范围内分别达到5.7ppm/°C和9.1ppm/°C的温度系数，解决了高精度仪表和传感器读出系统中参考源的温度漂移问题。

本文提出一种基于皮卫星编队的虚拟相控阵收发器，通过无线接收网关的LO信号省去PLL，降低功耗和成本。采用路径差校准与SRFA技术实现精确波束赋形，旨在实现低成本、高可靠性的卫星通信。

本论文提出了一种28GHz防窃听发射机，通过频率分集子阵列、秘密相位键和天线子集调制，首次同时防御主瓣和离轴窃听者。合法接收机的接收质量几乎不受影响（EVM约6%），而直流功耗仅比标准相控阵发射机增加2%。

本文提出了一款140GHz CMOS全双工收发器，通过集成自干扰消除天线和双极化超表面，实现了>49dB的自干扰抑制和26.8dBm的EIRP，并演示了16Gb/s 16QAM同时双向通信，达到了全双工双模收发器的最高数据率。

该论文提出了一种基于N路径滤波器架构的新型全双工射频消除器，通过滤波器堆叠实现无源抽头合并以降低噪声系数退化，并采用子周期旋转技术扩展频率偏移范围，结合机器学习算法优化配置，解决了宽带高自干扰功率下的低噪声消除难题。

该论文提出了一种受相控阵启发的宽带射频信号处理器，用于2至32GHz的超宽带频谱感知。通过利用可编程色散工程阵列的相长和相消干涉产生的带通响应，结合宽带真延时线和可编程移相器，在22nm FDX工艺上实现了宽扫描范围和101mW的低功耗。

提出一种采用22nm FDSOI CMOS工艺的2×2天线阵列超紧凑10GS/s采样波束成形接收机前端。通过基于跟踪保持的真时延和被动电荷求和实现波束转向，消除了功耗高的求和放大器，在10.5GHz信号带宽内达到49.5dB SNDR和57.5dBc SFDR。

本文提出了一种工作在436-472GHz的4元素中频波束成形相控阵接收机，采用65nm CMOS工艺。通过两步混频架构减少布局开销，并利用倍频链驱动太赫兹混频器，实现了36GHz系统带宽和27.5dB噪声系数。该设计解决了太赫兹频段相控阵接收机的高集成度与性能平衡问题。

本文提出了一种用于5G FR2的26/28/37/39GHz可重构全连接MIMO接收机前端，通过集成片上双工器和带选网络实现52-70dB无校准带外阻塞抑制和-5dBm阻塞容限，支持并发双频或多流单频操作。

本文报道了一款54×42分辨率、基于SPAD的LiDAR接收器SoC，采用3D堆叠65/40nm工艺。芯片集成了高频TDC、双计数器（用于飞行时间和强度曝光）以及外围存储器，实现片上点云生成与HDR管理，并采用混合片上/封装内嵌的25V升压转换器。

这篇论文提出了一款200MP、0.61μm像素间距的CMOS图像传感器，采用交错共享晶体管架构实现了亚1e-读出噪声（0.7e-），并具备片上无运动伪影的高动态范围合成与DCG比例自校准算法，支持8K HDR视频的高速读出。主要解决了超高像素密度下的低噪声读出和高动态范围成像难题。

本文提出VoxCAD，一种用于端到端3D感知的智能低功耗dToF SoC，通过集成LiDAR dToF传感与2D-ROI引导的点云构建、粗-细扇区体素化以及可重构三模eDRAM CIM宏，解决了传感器传输能量和延迟高、片上内存大以及3D变换器面积效率低的问题。

本文提出一款480×320 CMOS LiDAR传感器，采用锥形1步直方图TDC和亚像素回波解析器，实现内存高效操作。该传感器在90nm BSI CIS工艺中实现，在100米距离达到3.8cm精度，并在110klx阳光条件下以25fps实现4.1cm准确度，解决了LiDAR在强光下高精度测距和分辨率提升的难题。

本文提出了一种基于锗单光子雪崩二极管（Ge-SPAD）的短波红外/近红外直接飞行时间距离传感器，通过可编程宏像素分配和集成直方图处理，实现了26mW超低功耗下的30fps 400×300像素成像，解决了传统dToF传感器功耗高、灵活性差的问题。

本文提出了一款128×96多模态闪光LiDAR SPAD图像传感器，集成了近传感器计算伊辛模型退火处理器，用于动态目标分割。通过将分割问题转化为组合优化问题，并利用多模态SPAD信息加速伊辛自旋迭代，实现了18微秒的分割延迟。

本文提出了一种全可重构的混合SPAD视觉传感器，通过时间编码双曝光技术实现了超过134dB的动态范围，并支持强度与事件模式的自由混合与同时操作。该设计解决了传统混合传感器在动态范围、量化误差和事件噪声均匀性方面的关键问题。

本文提出了一种全模拟智能视觉SoC，通过PWM成像器、RRAM存内计算和线性恢复模拟存储器实现了从传感到多层推理的连续模拟数据通路，消除了传感器-处理器和层间A/D转换。在55nm CMOS工艺下，芯片实现了346 TOPS/W的系统级能效，适用于边缘AI视觉任务。

本文提出一种四相位交错数字像素传感器，实现1.494μm像素间距、1.09e-rms随机噪声的12MP全局快门等效CMOS图像传感器。通过单个ADC共享2×2像素顺序数字化，支持光流提取功能。

该论文提出了一种符合UCIe-S标准的die-to-die物理层，在16通道上实现48Gb/s/lane速率，在30mm有机封装上达到1.24Tb/s/mm的岸线带宽密度和1.2pJ/b能效。通过阻抗不变TX CTLE、高摆幅N/N驱动器、紧凑谐振时钟、改进的双尾锁存器等电路创新，相比先前UCIe-S实现了3倍数据率和2.8倍带宽密度提升。

该论文提出一款180-240Gb/s模拟密集型PAM-4发射机，采用三级级联2-to-1模拟MUX降低复杂度和寄生电容，通过可重构4-tap FFE、电流注入和双T-coil技术提升输出摆幅与带宽，实现了0.70pJ/b的模拟能效。

本文提出一种无电阻的7位SST DAC发射机，集成8抽头前馈均衡器（FFE）和三种类型分段，实现了低寄生电容、紧凑面积和工艺可扩展性。为减少4:1复用器输出的码间干扰抖动，提出双反馈均衡器，在28nm CMOS工艺下支持112Gb/s PAM-4和168Gb/s PAM-8速率，能量效率分别为1.59pJ/b和1.06pJ/b。

本文提出了一种边缘触发收发器（ETT），并集成在主动本地硅互连（aLSI）中，实现了类似UCIe的芯片间互连。该设计在3nm工艺下达到了32Gb/s的数据速率，同时实现了0.36pJ/b的能效和12.35Tb/s/mm²的面积效率，有效解决了高带宽密度和低功耗的芯片互连挑战。

本文提出一款在3nm工艺下实现的24Gb/s芯片间（D2D）接口，通过零唤醒惩罚时钟门控技术实现了0.23pJ/b的模拟PHY功耗，并支持模块化设计。该接口在20Gb/s下能效达到0.17pJ/b，端到端平均延迟4.2ns，误码率低于1e-18，解决了高性能D2D链路的能效与快速唤醒难题。

本文提出了一种8通道112Gb/s/wire单端同时双向收发器，采用动态均衡器解耦双向信号并补偿插入损耗和串扰，在28nm CMOS工艺下实现BER<10^-14和1.01pJ/b的能效，满足AI应用中die-to-die接口对高边缘密度和低误码率的需求。

本文提出了一种112Gb/s的混合信号无参考PAM-4时钟数据恢复电路，采用对称线性鉴相器和bang-bang鉴频鉴相器的混合架构，结合频率捕获控制器和DCC-PEC-merged MPCG，解决了超过100Gb/s数据率下无参考PAM-4 CDR的设计难题。在28nm CMOS工艺中实现了0.76pJ/b的能效和0.11UIPP的抖动容限。

本文设计了一款超低功耗、紧凑型112Gb/s PAM-4收发器，采用5nm FinFET工艺，集成了四分之一速率RX（含3抽头FFE和11抽头DFE均衡）和半速率TX（7b SST DAC驱动器），可补偿高达35dB信道损耗，在112Gb/s下实现BER<1E-6，功耗仅280mW。

本文提出了一种112Gb/s PAM-4同时双向收发器，采用2×VDD堆叠驱动混合器恢复信号摆幅，并通过联合延迟和压摆率匹配消除动态毛刺，配合两步回波消除器抑制反射，解决了高速SBD传输中的信号完整性问题。在28nm CMOS工艺下实现BER<1E-10和1.73pJ/b能效。

提出一种0.292pJ/b 56Gb/s/wire的单端电容驱动同时双向收发器，利用电容驱动降低功耗和自干扰，并采用AC/DC复制和PVT/失配跟踪实现PVT鲁棒性，无需额外硬件。该收发器在宽电压、温度及信道损耗范围内保持BER<1e-12，适用于极短距离（XSR）和芯片间（D2D）互连。

提出了一种72Gb/s/pin单端同时双向收发器，采用电容峰值泄漏消除技术抑制主驱动器和混合驱动器失配引起的高频泄漏63%，并利用双环混合阻抗校准将PVT变化下的混合电路系数误差降低92%。该收发器在28nm CMOS工艺下实现了72Gb/s数据率、0.45UI和243mV眼图开度以及1.5pJ/b能效。

本文提出了一种基于13.56MHz单功率链路的无线功率与数据传输系统，采用同步相移时分复用技术，在不增加额外线圈且不降低效率的前提下，同时支持功率传输和两种上行数据链路。该系统面向植入式伏安传感器，实现了60%的峰值端到端效率、快速动态响应以及超过99.9%的数据线性度。

本文提出一种用于无线功率传输的单级双极四输出稳压整流器，仅用五个功率开关实现四个独立调节的双极输出。采用线圈复用DC-DC模式在重负载条件下维持工作，实现了91%的峰值效率和173mW的输出功率。

本文提出一种输出域独立的单发射器双接收器无线功率传输系统，通过detuned-tank和时分复用控制实现自适应功率分配，解决不同接收器阻抗和耦合系数引起的功率冲突。系统在宽耦合系数范围内实现高效稳定的双路输出。

该论文提出了一种可扩展的多线圈能量共享无线功率接收网络，用于分布式体感皮层刺激的脑机接口。通过互联所有接收单元的功率输出，每个单元能以时分复用方式访问网络总功率，无需额外接收线圈，显著提升了效率和鲁棒性。