2019

本文综述了从深度神经网络加速器到类脑人工智能SoC的发展路径，旨在解决云、边缘、移动三大应用场景下AI技术的高效处理需求。文章分析了当前AI硬件面临的挑战，并展望了未来智能芯片的演进方向。

本文综述了光子集成电路（PIC）从电信向数据中心及其他领域扩展的趋势，强调了通用光子集成平台的重要性，通过分离设计与技术来降低应用门槛。

该论文指出5G时代是通信技术的转折点，旨在解决现有网络无法处理物联网带来的海量数据和高延迟问题。通过5G网络实现更快、更低延迟的数据服务和云应用。

本文提出一种能量测量前端，集成了原位背景全系统精度监测功能，能够在不中断测量的情况下持续监测电表的精度，解决了因元件老化和高压/电流事件导致的现场精度未知问题，避免了不必要的电表更换。

本文提出了一种全集成MEMS加速度计，通过数字降噪技术实现了22ng/√Hz的超低噪声和17mW的低功耗，适用于下一代油气勘探和基础设施监测等需要大量高灵敏度加速度计的场景。

本文提出了一种基于Wien-bridge滤波器的电阻式温度传感器，面积仅0.12mm²，在-40°C至180°C范围内实现了0.1°C (3σ)的高精度。相比现有技术，面积缩小6倍，工作温度范围扩大76%。

本文提出一种基于惠斯通电桥的温度传感器，采用FIR-DAC ADC替代传统连续时间ADC，在保持高能效的同时将面积和能效均提升2倍，实现了20fJ·K2的分辨率FoM。

该论文针对心内超声心动图（ICE）系统，提出了一款低功耗、间距匹配的超声ASIC。通过采用动态位共享SAR ADC和13.2V电荷回收发射机，实现了每通道5.37mW的极低功耗，满足医疗成像对低噪声和低功耗的要求。

该论文提出了一种CMOS生物传感器阵列芯片，集成了1024个三电极伏安法像素，实现了93dB的动态范围。解决了电化学生物传感器在IC设计和传感器表面处理方面的挑战，适用于低成本、可大规模部署的即时诊断设备。

该论文提出一种基于功能化微针的电容式生物传感器，用于癌症诊断。通过检测血管内皮生长因子(VEGF)结合引起的介电性质变化，利用13.7位分辨率的电容-数字转换器实现高精度检测，解决了现有方法需要复杂仪器和繁琐步骤的问题。

该论文提出了一种用于磁生物传感器的快速读出前端电路，通过新颖的失配不敏感技术实现了亚ppm级别的灵敏度，解决了传统生物传感器读出速度慢和易受器件失配影响的问题。

本文提出了一款512像素、3kHz帧率的双shank无透镜无滤波器单光子雪崩二极管（SPAD）CMOS神经成像探针。该探针通过SPAD在Geiger模式外工作，避免了暗计数和不必要的功耗，实现了对荧光信号的高灵敏度检测，解决了传统神经成像系统复杂、功耗高、帧率低的问题。

本文提出了一种基于FPGA加速的全非易失性微控制器单元（MCU），采用40nm CMOS/MTJ混合技术，旨在解决传感器节点应用中低功耗和高性能的需求。通过集成非易失性存储元件和FPGA加速，实现了数据持久性和计算效率的提升。

本文提出一种用于锂离子电池微短路检测的电路，包含采样保持电路（可实现1小时保持）和52dB比较器，采用C轴取向晶体（CAAC-IGZO）技术，旨在提高电池安全性。

本文提出了一种基于96字线层技术的1.33Tb 4-bit/单元3D NAND闪存，通过增加层数和每单元存储位数大幅提升存储密度和容量，满足大容量存储需求。

该论文提出了一种在22nm FinFET工艺中实现的3.6Mb嵌入式非易失ReRAM宏单元，具有10.1Mb/mm2的最高子阵列密度。通过自适应形成/设置/复位方案和材料创新，实现了低电压切换，为物联网和汽车应用的SoC提供了低成本、抗磁干扰的存储解决方案。

该论文提出了一种采用写-验证-写（WvW）方案和偏移补偿技术的7Mb STT-MRAM，在22FFL FinFET工艺上实现了0.9V电压下4ns的读取感应时间，解决了嵌入式非易失性存储器在速度、密度和成本方面的挑战。

本文介绍了一款512Gb容量、3位/单元的第六代3D V-NAND闪存芯片，实现了82MB/s的写入吞吐量和1.2Gb/s的接口速度，解决了大容量存储中的高吞吐量和高速数据传输问题。

本文提出了一款512Gb容量、3-bit/cell（TLC）的3D NAND闪存芯片，采用128个字线层和电路位于阵列下方（CUA）技术，实现了132MB/s的写入性能。解决了高容量3D NAND中字线层数增加带来的性能挑战，通过CUA技术优化了芯片面积和信号路径。

该论文提出了一种65nm工艺的混合数字-混合信号计算平台，用于加速基于模型和无模型的群体智能算法。通过混合信号处理与数字逻辑的协同设计，实现了1.1至9.1TOPS/W的能效范围，适用于群体机器人协同任务如模式形成和强化学习。

该论文提出了一种基于SRAM的位串行计算内存架构，支持整数和浮点运算，用于可编程的向量加速。解决了传统模拟内存计算对PVT敏感且需要昂贵ADC/DAC转换的问题。

该论文提出了一种非易失性微控制器，集成了2.3位/单元的电阻式RAM，实现了4.7微秒的关断/唤醒时间，每周期能耗仅为43皮焦，解决了物联网等应用中低能耗和快速启动的关键问题。

提出了一种全数字时域卷积神经网络（CNN）引擎，利用双向存储器延迟线实现低功耗乘积累加（MAC）操作，解决了边缘计算设备中CNN的能效瓶颈。

该论文提出了一种计算调节的数字低压差稳压器（LDO），通过自主运行时增益跟踪技术，实现了2.79个时钟周期的平均建立时间，解决了传统数字LDO因采样反馈和PVT裕度导致的瞬态响应慢的问题。

本文提出了一种混合异步二进制搜索和同步线性搜索的数字低压差稳压器（DLDO），针对物联网SoC的超低功耗和大动态负载范围需求，实现了745pA的静态电流、3.8×10^5的动态负载范围和99.99%的电流效率，以及2mV的输出电压纹波。

该论文提出一种采用14nm CMOS工艺的模块化混合低压差稳压器（LDO），通过动态钳位调谐技术实现了快速负载瞬态响应和可编程电源抑制比（PSRR），解决了复杂SoC中不同模块对供电电压快速稳定和噪声隔离的需求。

该论文提出了一种用于5G NR的供调制器，实现了88%的高效率、1.08μs/V的快速动态电压转换以及100MHz的包络跟踪带宽。解决了5G NR上行链路中宽带包络跟踪和快速转换时间的要求，以降低射频功放的功耗。

本文提出了一种用于5G毫米波相控阵收发器的符号功率跟踪降压转换器，实现了90ns/V的快速电压转换速度，解决了传统供电调制技术在快速功率跟踪时瞬态响应慢的问题，从而提升系统能效并缓解热问题。

本文提出一种基于GaN的Class-E无线充电发射器，实现了100W功率和91%的效率。通过差分阻抗匹配控制，实现零电压开关（ZVS）和零电压导数开关（ZVDS），有效减少硬开关和反向导通带来的效率损失。

该论文提出了一种使用全集成磁芯变压器的隔离功率传输系统，实现了超过1W的功率传输和52%的峰值效率，解决了隔离电源系统中尺寸和性能的挑战。

本论文提出了一种全集成隔离电源传输系统，输出功率800mW，满足CISPR22 Class-B辐射发射标准并具有6dB裕量，解决了工业自动化中高功率隔离电源全集成化的挑战。

该论文提出了一种针对GaN功率转换器的故障自预测方法，实现了结温无关的原位状态监测，有效解决了GaN开关在高压大电流应力下的可靠性问题。

该论文提出了一种基于马尔可夫连续随机扩频调制（RSSM）的GaN功率转换器，工作频率为8.3MHz，通过随机化开关频率有效抑制传导电磁干扰（EMI），实现了35dBμV的EMI衰减。同时，采用单周期导通时间重平衡技术（One-Cycle TON Rebala）来维持输出电压调节精度，解决了高频GaN转换器中EMI与性能之间的权衡问题。

本文提出了一种用于600V超级结MOSFET的有源转换率控制栅极驱动器，采用鲁棒离散时间反馈技术实现4.5V/ns的快速电压转换率，旨在最小化开关损耗同时满足噪声抑制要求。

该论文提出了一款功耗仅265μW的分数-N数字锁相环（DPLL），通过无缝自动切换子采样/采样反馈路径和占空比循环技术，实现了超低功耗运行，解决了以往分数-N DPLL功耗难以低于500μW的问题。

该论文提出了一种基于数字子采样锁相环的28-31GHz频率合成器，实现了76fsrms的抖动和-40dBc的积分相位噪声，解决了毫米波频段低抖动和低相位噪声的难题。

该论文提出了一种基于环形振荡器的2.4GHz锁相环，通过校准技术实现了-246dB的抖动品质因数，并在PVT变化下将抖动变化控制在9%以内。解决了传统环形振荡器PLL相位噪声差、对PVT敏感的问题，无需LC振荡器即可实现低抖动性能。

提出了一种基于数字方法的0.5-2.5GHz多输出分数频率合成器，实现了90fs抖动和-106dBc杂散，解决了多时钟生成中紧凑性和功耗问题。

该论文提出了一种用于802.11ax宽带WLAN的分数-N频率合成器，通过参考四倍频器技术实现了110fsrms的极低抖动，解决了传统设计中VCO易受PA牵引以及缺乏正交输出等问题。

该论文提出了一种免校准的三环bang-bang PLL，用于解决数字PLL中TDC非线性和量化噪声问题。实现了131fsrms的极低抖动和-70dBc的分数杂散，满足WiFi 802.11ax等高性能标准的要求。

本文提出一款30GHz分数-N数字锁相环(DPLL)，采用子采样bang-bang相位检测和数字时间转换器(DTC)技术，在65nm LP CMOS工艺中实现198fs rms抖动和35mW功耗，解决了毫米波频段DPLL抖动-功耗折中较差的问题。

本文提出了一种25.4-29.5GHz的隔离式亚采样锁相环（SSPLL），功耗仅10.2mW。通过隔离式亚采样技术，实现了-252.9dB的极低抖动功耗优值（FoM）和-63dBc的低参考杂散，解决了高频注入锁相环中杂散大和PVT敏感的问题。

本文提出了一款基于0.18μm SiGe BiCMOS工艺的精确频率分数-N频率合成器，通过创新的杂散抑制技术实现了-80dBc的杂散性能，解决了传统分数-N PLL中由于数字ΔΣ调制器引入的分数杂散问题。

本文探讨了人工智能与机器人技术结合所面临的技术挑战与机遇，回顾了符号AI的起源及其在机器人任务规划中的应用，如块世界问题中的操作符搜索与前提条件检查。

该论文提出了一种用于毫米级传感器节点的142nW语音和声学活动检测芯片，通过时间交错混频器基频率处理技术实现超低功耗的始终开启语音活动检测，解决了物联网平台中声学唤醒检测器功耗过高的问题。

本文提出一种基于薄膜晶体管（TFT）压缩感知的混合系统，用于实现大面积电子（LAE）与CMOS电路的高效接口，解决了LAE低性能/能效问题。该系统面向大规模触觉感知皮肤应用，通过压缩感知技术减少数据量并提升接口能效。

本文提出一种基于130nm 16MHz FRAM的微控制器，集成了亚1μA的嵌入式压电应变传感器和模拟前端，实现了超低功耗运动检测，解决了物联网中高效传感的需求。

该论文提出了一种体积仅为0.8mm³的超声波植入式无线神经记录系统，采用线性AM反向散射实现数据传输。解决了毫米级植入物在深层组织中高效供能和数据传输的难题，实现了微创植入并减少组织损伤。

该论文提出了一种亚40微瓦、5兆比特每秒的磁人体通信收发器，实现了跨身体传输高保真音频，解决了传统射频体域网功耗高、电池寿命短的问题。

本文提出了一种用于皮肤疾病诊断的光电双模态断层成像SoC，以7.0fps的帧率同时进行光学和电学成像，旨在解决现有诊断设备体积庞大、不便家庭使用的问题。

该论文提出了一种单芯片CMOS光电体积描记（PPG）传感器，总功耗仅2.6µW，其中LED驱动功率仅2µW，显著降低了传统PPG传感器中LED功耗占主导的问题。通过创新的低功耗架构和驱动技术，实现了用于心率和血氧饱和度监测的超低功耗传感。

该论文提出了一种高保真音频解码器，通过采样保持噪声滤波和Poly R技术，解决了DAC参考噪声限制SNR、大输出摆幅下THD+N退化以及高负载电容导致的放大器环路增益失真问题。实现了-105dBc THD+N（-114dBc HD2）在2.8Vpp摆幅和120dB DR的性能。

该论文提出了一种基于时域两步转换的电容数字转换器（CDC），实现了16fJ/转换步的能效，解决了传统SAR CDC在高分辨率下功耗效率下降以及ΔΣ CDC复杂度高的问题。

本文提出了一种采用静音斩波方案的自稳零电压缓冲器，通过优化占空比的自稳零稳定环路，解决了传统自稳零缓冲器低频噪声高和输入电流随输入电压变化的问题，实现了低噪声和恒定输入电流。

提出一种基于直流维持放大器的32kHz晶体振荡器，在0.5V电压下仅消耗0.55nW功率，解决了传统Pierce振荡器在物联网应用中功耗过高的问题。

本文提出一种采用两步注入技术的54MHz晶体振荡器，在65nm CMOS工艺中实现30倍的启动时间缩短。解决了传统注入技术需要注入频率精确匹配晶振频率的难题，降低了启动时间，适用于低功耗通信系统。

这篇论文提出了一种使用同步信号注入的32MHz晶体振荡器，实现了快速启动，解决了低功耗传感器节点中晶体振荡器启动时间长导致能耗高的问题。

该论文提出了一种192pW的超低功耗混合带隙-阈值电压参考电路，通过利用尺寸诱导的侧效应补偿工艺依赖性，解决了传统带隙参考在低功耗应用中静态功耗过高的问题。

该论文提出了一种计算辅助的总能量最小化方法，能够在满足性能要求的前提下，通过自适应调节供电电压和时钟频率，跟踪最小能量点（MEP），以降低超低功耗集成电路的总能耗。该方法解决了传统方法无法同时控制频率和追踪PVT与活动性变化下MEP的问题。

该论文提出了一种基于漏电比测量的自调节Cortex-M0 IoT处理器，通过动态电压缩放实现宽温度范围内的能量最优操作。该处理器在0.4V至1.2V电压范围内工作，每周期能耗仅为6.4pJ，解决了IoT设备在多变环境下的低功耗需求。

该论文提出了一种基于高带宽两相降压转换器的全数字统一电压和频率调节器（UVFBR），采用7nm工艺实现。通过TRC振荡器实现输出电压与输出频率的相互依赖关系，并利用可配置延迟校准振荡器周期以匹配数字负载的关键路径延迟，解决了传统模拟调节器在先进工艺下的集成难题。

该论文提出一种自适应时钟管理方案，通过利用指令级动态时序松弛（DTS）来优化通用图形处理器的频率调节，解决了传统DVFS粒度不足和Razor技术需要额外电路的问题。

该论文针对10nm FinFET工艺中模拟PLL因泄漏电流导致的静态相位误差、抖动和参考杂散问题，提出了一种数字泄漏补偿技术。实现了0.5-5GHz宽带低功耗低抖动PLL，在消除泄漏影响的同时保持低功耗和低抖动特性。

本文提出了一款在28nm FDSOI工艺上实现的超低功耗MCU SoC（SleepRunner），采用双环自适应背偏置发生器，在40-80MHz工作频率下实现低于4µW/MHz的功耗和20µs的快速唤醒时间，解决了近阈值电路中速度、功耗与唤醒时间之间的权衡问题。

提出了一种可扩展的流水线时域动态时间规整（DTW）引擎，采用多比特时间触发器（MTFF）实现高速时间序列分类。解决了传统DTW加速器中单比特操作和固定序列长度的限制，实现了140Giga-C（每秒1400亿次比较）的处理能力。

该论文介绍了IBM为美国能源部开发的Summit和Sierra超级计算机系统，分别部署于橡树岭国家实验室和劳伦斯利弗莫尔国家实验室。这些系统旨在提供显著的计算能力提升，是迈向百亿亿次计算的关键一步。

该论文提出了一种在22nm FDSOI工艺上实现的灵活流处理器，用于实时图像处理应用，能够以978GOPS/W的能效处理高达1024个周期的流数据。它通过可重构的处理器阵列和流架构，解决了传统图像处理加速器在灵活性和能效之间的权衡问题。

该论文设计了一款能量高效、可配置的格密码处理器，用于量子安全的物联网场景。它解决了传统公钥密码（如RSA和ECC）在量子计算威胁下的安全问题，通过硬件加速实现格密码算法的高效执行。

该论文提出了一种基于22nm CMOS工艺的低功耗机器人SoC，用于实现分布式自主协作多机器人系统。解决了多机器人系统中功耗和协同控制的挑战。

该论文提出了一款基于时间域计算的内存计算图ASIC芯片，用于解决单源最短路径问题。通过波前扩展和二维梯度控制，实现了高效的四邻域图处理，克服了传统顺序遍历算法的速度瓶颈。

本文提出一种基于处理-内存（Processing-In-Memory）方法的多芯片可扩展退火处理器，实现了2×30k自旋（60k自旋）的规模，用于高效求解大规模组合优化问题。该处理器通过多芯片级联扩展自旋数量，并利用内存计算加速退火过程，从而解决NP-hard问题。

针对下一代汽车架构对集成化与低功耗的需求，本文提出了一款基于28nm工艺、运行频率达600MHz的汽车闪存微控制器，并集成了虚拟化辅助处理器以实现功能安全与多操作系统支持。该方案在满足单瓦级功耗约束的同时，提升了性能与集成度。

本文提出了一种基于VCO的5GS/s时间交织ADC，通过改进的高速低功耗环形振荡器和异步计数策略，实现了7.2 ENOB和30.5fJ/conv-step的能效，解决了传统VCO-ADC采样率和分辨率不足的问题。

本文提出了一种40MHz带宽、320MS/s的被动噪声整形SAR ADC，采用被动信号-残差求和技术，在14nm FinFET工艺中实现。该设计无需有源运放，通过被动方式实现噪声整形，有效降低比较器噪声和量化噪声，满足802.11 ac/ax标准对60-70dB SNR的需求。

本文提出了一种免校准的时间交织四阶噪声整形SAR ADC，通过时间交织和四阶噪声整形技术，将NS-SAR ADC的带宽从MHz级提升至50MHz，同时实现了70.4dB的SNDR，解决了传统NS-SAR ADC带宽不足的问题，适用于无线通信等宽带应用。

本文提出了一种采用7位线性化分段DAC和数字噪声耦合技术的连续时间ΔΣ调制器，在8倍过采样率下实现了25MHz带宽和79.4dB/74dB的DR/SNDR性能，解决了低OSR下保持高动态范围的难题。

该论文提出了一种基于噪声耦合辅助的Sturdy MASH结构的连续时间ΔΣ调制器，采用1.5b/4b量化器组合，在28nm CMOS工艺下实现了76.6dB SNDR、50MHz带宽和29.2mW功耗，解决了宽带高分辨率模数转换中的能效问题。

本文提出了一种用于802.11ax接收机的滤波ΔΣ ADC，内置DAC分段和ELD补偿的6位960MS/s SAR量化器，实现了80MHz带宽和31.9fJ/conv-step的高能效。解决了宽带宽下高动态范围和低功耗的挑战。

该论文提出了一种具有预采样和量化方案的连续时间ΔΣ调制器（CTDSM），通过在后端采用子范围量化器实现了72.6dB SNDR、100MHz带宽和16.36mW功耗，解决了宽带宽移动通信ADC中高能效与低噪声密度的需求。

该论文提出了一款用于多模态生命体征健康贴片的电池供电单芯片SoC，集成了BLE通信，功耗仅769µW。通过数字辅助直流电流消除环路，在不依赖高精度ADC的情况下实现了高动态范围，解决了可穿戴健康监测中低功耗与高精度之间的矛盾。

该论文提出了一种坚固的可穿戴模块化ExG生物电势采集平台，采用分布式可扩展多通道FM-ADC架构，实现了101dB的输入动态范围，以解决日常活动中运动伪影和导线干扰导致的传统模拟前端饱和问题。

提出一款用于慢性心力衰竭监测的超低功耗生物阻抗传感器芯片，采用0.5V电源，实现9.26µW功耗和15.28mΩ/√Hz的噪声性能，同时将整体相位误差控制在0.55°以内，解决了传统方案无法同时满足超低功耗和高分辨率需求的问题。

本文提出了一种用于双电极心电图记录的生物电位放大器，能够容忍高达30Vpp的共模干扰，解决了无参考电极时电源线耦合导致的巨大共模干扰问题。该放大器采用0.18μm CMOS工艺，功耗仅为27.8μW。

该论文提出一种用于2电极测量的生物阻抗读数IC，采用数字辅助基线取消技术，有效降低了低频噪声。与常规方法相比，噪声密度从310 nV/√Hz降至98 nV/√Hz，积分噪声从619 nVrms降至198 nVrms。

该论文提出了一款基于频分复用（FDM）的13通道电学阻抗断层成像（EIT）SoC，采用早期解调技术以降低模拟前端带宽要求并抑制运动伪影和直流偏移，实现了1.53mW的低功耗和11.28mm²的小面积。

该论文提出了一款可编程无线脑电图（EEG）监测片上系统（SoC），集成了开环/闭环光遗传和电刺激功能，用于癫痫控制。解决了传统电刺激可能伤害神经、电流超限的问题，利用光遗传刺激的优势实现精准神经调控。

该论文提出了一种自适应时钟升压和自动量程响应的神经刺激器，用于新兴的神经调控应用，如治疗难治性癫痫和阿尔茨海默病。通过自适应时钟升压技术提高刺激效率，自动量程机制确保在不同刺激需求下稳定工作。

本文提出了一款采用WCK时钟和非目标ODT技术的7.5Gb/s/pin LPDDR5 SDRAM，实现了高速数据传输；同时结合DVFS、内部数据拷贝和深度睡眠模式，显著降低了功耗，解决了移动DRAM在高速与低功耗之间的权衡问题。

该论文提出了一款采用1.1V 1ynm工艺的16Gb DDR5 SDRAM，支持6.4Gb/s/pin数据速率。通过引入相位旋转器DLL、高速SerDes和RX/TX均衡方案，并优化写训练流程，实现了低功耗和高采样保持性能。

提出了一种用于下一代存储器接口的27Gb/s PAM-3单端收发器，采用单抽头判决反馈均衡器（DFE）来补偿信道间干扰（ISI），在保持单端信令的同时实现了高数据吞吐量。该设计解决了高速接口中功耗、面积和信号完整性之间的权衡问题。

提出一种512GB高容量管理型DRAM解决方案，工作电压1.1V，集成了16GB ODP（片上数据校验）和媒体控制器，旨在降低大数据和云计算服务器的成本与功耗。

该论文提出了一种1Mb多比特ReRAM存内计算宏，用于基于CNN的AI边缘处理器。该宏实现了14.6ns的并行乘积累加计算时间，显著降低了边缘AI设备的延迟和能耗。解决了传统冯·诺依曼架构中数据搬移导致的性能瓶颈。

本文在7nm工艺下设计了一款2.1GHz的16Kb双端口SRAM，通过字线电阻电容（WL-RC）优化和虚拟读恢复电路，有效缓解了读干扰写（RDW）问题，提升了先进节点下双端口SRAM的性能与可靠性。

本文提出一种电压和温度跟踪的SRAM辅助技术，通过支持740mV双轨偏移来提升SRAM在低功耗和高性能应用中的鲁棒性。该技术旨在克服传统SRAM编译器在宽电压和温度范围内的性能退化问题。

本论文提出了一种名为Sandwich-RAM的存内计算架构，针对二值权重网络(BWN)实现了高能效的乘加运算。通过将权重存储与计算集成在SRAM中，并采用脉宽调制技术，有效减少了数据移动带来的功耗损失，适用于低功耗IoT设备。

该论文提出了一种基于Twin-8T SRAM的计算内存宏单元，用于多比特卷积神经网络（CNN）的机器学习，通过将乘法累加操作融入SRAM阵列，显著提升了能效。

该论文提出了一种面积为562F2的物理不可克隆函数（PUF），并采用零开销稳定方案来提升PUF响应在PVT变化下的稳定性，解决了传统PUF需要额外纠错电路或辅助存储的问题，适用于低成本低功耗的物联网设备密钥存储。

本文提出一种基于RRAM的可重构物理不可克隆函数（PUF），利用后处理随机源实现密钥生成与认证。该设计解决了传统硅基PUF对操作条件敏感的问题，原生比特错误率低于6×10⁻⁶。

该论文提出一种利用安全感知的集成电压调节器技术，增强128位AES引擎对功耗和电磁侧信道攻击的抵抗能力。通过并行与串行数据路径的AES引擎实现，显著提升了安全性。

该论文提出了一种基于自校准16GHz子采样锁相环的快速调频连续波(FMCW)调制器，实现了30μs的快速啁啾时间、1.5GHz带宽和100kHz均方根频率误差，解决了自动驾驶雷达中速度-距离模糊和虚假检测问题。

本文提出一种基于多谐振RLCM-tank的VCO，采用单圈多抽头电感和CM-only电容器，实现了25.5-29.9GHz的频率范围。该设计通过2次谐波共振有效抑制闪烁噪声上转换，优化了相位噪声性能。

提出了一种采用4级级联反相器包络偏置LNA的2.4GHz混频器优先接收机，通过非线性抑制技术放大弱信号并抑制强带内干扰，解决了ISM频段密集共存环境下的带内干扰问题。

本文提出了一种基于变压器的开关模式折叠DCO，可在0.1-0.2V超低电压下工作，通过主动降压阻抗技术显著改善相位噪声和FoM，在22nm FDSOI工艺中实现了197dBc/Hz的峰值FoM。

该论文提出了一种工作于434MHz的唤醒接收器，采用时域积分器替代传统高Q前端电感，实现了0.42nW的超低功耗和-79.1dBm的灵敏度，解决了高频下小天线尺寸与高灵敏度之间的矛盾。

该论文提出了一种符合BLE标准的唤醒接收机，实现了220μW的超低功耗和-85dBm的灵敏度，并通过单芯片多通道FBAR滤波器实现了-60dB的信号干扰比，解决了传统唤醒接收机无法兼容标准、抗干扰能力差和缺乏多通道支持的问题。

该论文提出了一种毫米级尺寸的蓝牙低功耗（BLE）发射器，通过协同设计的3.5×3.5mm²环形天线和变压器升压电源，在606µW超低功耗下实现了BLE标准兼容的无线通信。解决了毫米级无线传感器节点功耗高、天线尺寸大以及需要专有协议的问题。

该论文提出了一种用于高Q谐振感应链路的新型发射调制器/驱动器，采用自适应功率控制技术，在实现高效功率传输的同时支持FSK/PSK数据下行传输，解决了高Q线圈带宽受限和灵敏度高的问题。

该论文提出了一种基于损耗/色散工程开关带通滤波器的非磁性60GHz SOI CMOS环形器，解决了现有非互易组件架构在毫米波频段扩展性差和损耗高的问题。通过时空调制技术实现了同时同频全双工通信和FMCW雷达应用。

该论文提出了一种全双工2×2 MIMO环行器接收机，通过结合MIMO射频和共享延迟基带自干扰消除技术，实现了高发射功率处理能力。解决了集成全双工无线电中发射功率处理、天线阻抗变化和多天线扩展的挑战。

该论文提出了一种宽带、抗阻塞的接收机，通过引入相位超前技术校正BP中心频率偏移，并利用N-path陷波滤波器实现高Q RF输入选择性和超低LO泄漏。

该论文设计了一款X波段（8-12 GHz）的Cartesian误差反馈发射机，集成了功率放大器，实现了21dBm的OP1dB、20.3%的效率以及-131.8dBm/Hz的低带外噪声。解决了高频下线性与高效PA的矛盾，以及FDD应用中低噪声集成的挑战，同时通过CMOS全集成降低了尺寸和成本。

该论文介绍了一款采用28nm Bulk-CMOS工艺的低温脉冲调制器，工作频率为4-8GHz，功耗低于2mW。它旨在为可扩展量子计算提供高效、低功耗的控制信号生成方案，解决了在低温环境下驱动量子比特的脉冲调制难题。

该论文在65nm CMOS工艺中实现了一种可扩展的量子磁力计，通过将纳米金刚石颗粒与CMOS传感器集成，实现了芯片级的氮空位(NV)中心磁传感，解决了传统系统中使用笨重离架组件的问题。同时，该磁力计具备矢量场检测能力，并改善了ODMR曲线的波动，提升了灵敏度。

该论文提出了一种超低功耗铯原子钟，用于卫星星座，实现了2.2×10^-12的长周期艾伦偏差，解决了卫星通信中对高精度时间基准的需求。

该论文实现了单片集成的光学相控阵（OPA），采用3D集成硅光子学与65nm CMOS工艺，用于激光雷达和自由空间光通信。解决了传统分立组件系统成本高、体积大、鲁棒性差的问题。

本文提出一种数字型GaN驱动器，采用电流脉冲平衡技术，实现了亚纳秒级的电流脉冲宽度，解决了高分辨率LiDAR系统中激光脉冲宽度控制和精度问题。

该论文提出了一种基于CMOS单光子雪崩二极管（SPAD）的可见光通信接收器，实现了500Mb/s的数据速率和-46.1dBm的灵敏度，解决了激光二极管可见光通信中高灵敏度、高速接收的难题。

该论文提出了SHARC技术，利用RRAM和CNFET实现模拟电路的自修复，解决了碳纳米管中金属型CNT导致的功能失效和漏电问题。

本文提出了一种基于环形放大器（ringamp）的3.2GS/s 10 ENOB ADC，采用36个环形放大器实现高带宽和高线性度，功耗仅61.3mW，解决了传统残差放大器在高带宽和线性度设计上的瓶颈。

该论文提出了一种单通道SAR辅助流水线ADC，通过在流水线放大器中使用温度补偿的动态Gm-R结构，在1GS/s采样率下实现60dB SNDR，功耗仅7.6mW，解决了传统SAR架构在高分辨率高速度下受限于亚稳态的问题。

该论文提出了一种28nm CMOS的12位5GS/s无源采样8倍交织混合模数转换器(ADC)，通过去除功耗大的前端缓冲器，实现了9.4 ENOB和158.6mW的低功耗，FoM_S达160.5dB，适用于5G通信系统。

该论文提出了一种连续时间流水线SAR ADC，采用两级结构：第一级为1位连续时间SAR，第二级为离散时间SAR，通过动态放大器替代静态闭环放大器以降低功耗。实现了0.01mm²面积、25μW功耗、2MS/s采样率下74dB SNDR，输入电容仅120fF，解决了高精度低功耗小面积ADC的设计难题。

该论文提出了一种0.6V供电的13位20MS/s两步TDC辅助SAR ADC，通过将残差电压量化从电压域转换到时间域，解决了低压下头空间不足的问题。同时引入了PVT跟踪和速度增强技术，提升了电路鲁棒性和转换速度。

本文提出了一种6-600MS/s的全动态环形放大器流水线ADC，采用异步事件驱动时钟方案以解决深层流水线中时钟树分布网络带来的寄生、失配和时序偏差问题。通过全动态环形放大器降低功耗，并利用异步时钟简化时序设计，提高了速度与可靠性。

本文提出了一种采用双死区环形放大器的两步逐次逼近型模数转换器，在10mW功耗下实现了16位分辨率、15MS/s采样率和95dB动态范围，解决了传统两步SAR ADC中残差放大器性能受限的问题。

本文介绍了面向汽车应用的单对线缆物理层解决方案，覆盖从10Mb/s到10Gb/s及以上速率，解决了汽车网络对高带宽、低排放、高可靠性的需求。

本文提出了一种基于PAM-4的4通道复用和级联CDR电路的环形拓扑上行-下行接口，实现了25.6Gb/s的数据速率，解决了传统NAND接口在带宽和容量之间的权衡问题。

该论文提出了一种用于序列编码PAM-4信令的收发器，在28nm FDSOI工艺下实现了32Gb/s的数据率和2.9pJ/b的能效。通过结合序列编码和线性均衡，相比传统PAM-4获得了4-6dB的SNR增益，解决了多电平信令信噪比下降的问题。

本文提出一种56Gb/s PAM-4线缆接收器，采用增强模式利用CDR和遗传自适应算法，在模拟混合信号架构下实现低功耗。相比传统ADC-DSP或DFE接收器，该设计通过优化时钟恢复和均衡自适应，达到1.41pJ/b的能效。

本文提出一种用于硅光子相干通信的驱动器，实现了6V摆幅、3.6% THD和超过40GHz带宽，通过4.5倍带宽扩展技术，支持272Gb/s双偏振16-QAM调制。解决了传统LiNbO3调制器和III-V驱动器体积大、不适合高容量数据中心的问题。

该论文提出了一种用于28/56/112Gb/s Serdes应用的8位注入锁定相位旋转器，通过动态多相注入技术解决了高速串行链路中时钟分配功耗大的问题，实现了低功耗、高精度的多相时钟生成。

提出一种0.65V低供电电压的子采样锁相环（SSPLL），通过采用高电平增强反相器（HBINV）提升SSPD的导通电压，解决了传统SSPD在低电压下性能退化的问题。实现了56.4fsrms的积分抖动和-256.4dB的品质因数（FoM）。

该论文提出了一种基于环形VCO的注入锁定时钟倍频器，通过背景三重校准技术解决了PVT变化导致的抖动性能退化问题，实现了140fsrms的抖动和-72dBc的参考杂散。

该论文提出了一种基于相间交错和多亚谐波开关技术的数字功率放大器，针对OFDM等高PAPR信号下功率回退效率低的问题，实现了31.4%的平均漏极效率，并支持瓦特级输出功率。

该论文提出了一种宽带开关变压器数字功率放大器，旨在提升深度回退效率，解决现代无线通信中高峰均比和宽功率范围导致的低效率问题。通过采用数字式技术和变压器结构，实现了在12/18dB及以上回退水平下的高效率。

该论文提出一种用于发射波束成形的多相插值数字功率放大器，通过数字域相位和幅度独立控制实现波束指向调节。该设计采用65nm CMOS工艺，旨在解决传统模拟方案中功耗与面积效率低的问题。

本文提出了一种用于802.11ac/ax WLAN的高线性高功率SiGe HBT功率放大器，采用紧凑的二次谐波短路四路变压器结构，解决了高功率下的线性度问题，并通过电热补偿技术提高了热稳定性。

本文提出了一种采用4路功率合成器的200-255GHz全集成功率放大器，在SiGe:C BiCMOS工艺上实现了13.5dBm的输出功率，解决了毫米波太赫兹频段硅基功率放大器输出功率受限的问题。

提出了一种毫米波3路线性Doherty辐射器，采用多天线耦合和天线上的电流缩放串联合成器，以提高峰值和回退效率。解决了5G通信中高峰均比导致的效率问题。

本文提出了一种紧凑型DC至108GHz堆叠SOI分布式功率放大器，采用多驱动级间耦合技术，实现了1.525THz增益带宽积、20.8dBm峰值P1dB，并支持超过100Gb/s的64-QAM和PAM-4调制，解决了分布式放大器在增益、输出功率与带宽、芯片面积之间的权衡问题。

该论文提出了一种用于毫米波5G通信的超分辨率混合信号Doherty功率放大器，通过混合信号架构和Doherty技术提升线性度和效率，解决高峰均比波形下的功率回退效率问题。

本文提出了一种级联非对称分布式有源变压器（DAT）结构，用于解决60GHz毫米波CMOS功率放大器中因绕组间电容导致的阻抗变换不对称问题，实现了瓦特级峰值输出功率。

该论文提出了一种堆叠式全局快门CMOS图像传感器，采用SC型混合GS像素和自拐点校准单帧HDR技术，解决了传统电荷域存储栅极实现中光泄漏严重、快门效率低的问题，适用于人脸识别、VR/AR、3D成像和AI等智能视觉应用。

该论文提出一种用于运动触发式物联网图像传感器的电容阵列辅助电荷注入SAR ADC，通过运动检测触发全阵列捕获以降低功耗，同时实现了低噪声和高能效。

提出一种数据压缩型QVGA图像传感器，采用1.5b/2.75b的对数梯度读出和多尺度读出架构，专为始终开启的目标检测应用设计。解决了传统HOG特征提取系统中传感器与后端检测器之间数据量大、能耗不平衡的问题，通过前端压缩降低后端处理功耗。

本文提出了一种采用时间拉伸单斜率ADC的VGA CMOS图像传感器，在76mW功耗下实现了500fps帧率和1.95e-随机噪声，解决了高帧率与低噪声难以兼顾的问题。

针对计算摄影应用对像素级曝光可编程性的需求，提出了一种双抽头流水线代码存储器编码曝光像素CMOS图像传感器。该传感器能够在单帧内实现多次编码曝光，支持多曝光单帧计算成像。

本文提出了一种基于垂直流载流子雪崩光电二极管(VAPD)的CMOS图像传感器，通过150ps快速电容弛豫技术解决了单光子雪崩二极管(SPAD)在CIS中难以实现的淬灭操作问题，并实现了400×400像素、6μm间距的高密度阵列。

本文提出了一种256×256分辨率的3D堆叠CMOS SPAD图像传感器，采用40nm/90nm工艺，实现了120dB动态范围的可重构时间分辨成像，解决了LIDAR应用中因距离、反射率和太阳背景光造成的极端动态范围挑战。

该论文提出了一种基于0.18μm CMOS工艺的32×32像素0.9THz成像器，每个像素集成了12位VCO型ADC实现并行读出，解决了太赫兹成像中低成本和像素级高精度数字化的问题。

该论文提出了一款采用7nm CMOS工艺的60Gb/s PAM-4 ADC-DSP收发器，通过基于信噪比的自适应功率缩放技术，在32dB信道损耗下实现了6.9pJ/b的能效，解决了高速PAM-4信号传输中功耗效率与性能平衡的问题。

本文提出了一款基于ADC/DAC的收发器，支持1至56Gb/s连续速率PAM-4调制，在7nm FinFET工艺下实现低于250mW功耗和42.5dB插入损耗补偿。解决了高速有线通信中带宽增长与功耗控制的矛盾。

该论文提出了一种基于DSP的56Gb/s收发器，采用7nm FinFET工艺，功耗仅180mW，旨在满足数据中心交换机对高密度IO的需求，解决了高速数据传输中的功耗和面积限制问题。

该论文设计了一款基于16nm FinFET工艺的400Gb/s PAM-4收发器，用于短距离光直接检测应用。解决了高数据速率光互连中的带宽和功耗挑战。

本文提出一个采用14nm CMOS工艺的128Gb/s PAM-4发射机，实现1.3pJ/b的能效，并集成可重构3-tap前馈均衡器（FFE），以解决PAM-4信号对高带宽和大输出幅度的要求。

该论文提出了一种在40nm CMOS工艺下实现的112Gb/s PAM-4电压模式发射机，通过两步前馈均衡（FFE）和自动相位对齐技术，有效提升了输出带宽并降低了功耗。在28GHz下5.5dB信道损耗时实现了高质量眼图，能效为3.89pJ/b。

该论文提出了一种36Gb/s自适应波特率时钟数据恢复（CDR）电路，集成了连续时间线性均衡器（CTLE）和1抽头判决反馈均衡器（DFE），采用28nm CMOS工艺。针对高速串行链路，实现了低功耗和自适应均衡，解决了数据速率提升带来的时钟恢复和信号完整性挑战。

该论文提出了一种在8nm旗舰移动SoC中集成的双核稀疏感知神经网络处理单元（NPU），采用蝶形结构集成1024个MAC单元，实现了11.5TOPS/W的高能效。通过稀疏性感知技术有效利用剪枝后的网络稀疏性，解决了移动平台上深度神经网络高性能与低功耗的矛盾。

本文提出了一款用于高级驾驶辅助系统（ADAS）的多核SoC，集成了DNN加速器和图像信号处理器，实现了20.5TOPS的峰值性能和217.3GOPS/mm2的能效密度，并符合ISO26262功能安全标准。该SoC解决了ADAS系统中高性能、高能效与功能安全兼容的挑战。

本文提出了一款全视觉CNN-SLAM处理器，能够在80fps VGA分辨率下实现879GOPS的峰值性能，功耗仅243mW，支持6自由度轨迹估计和3D地图构建，解决了传统SLAM方法在资源受限平台上的实时性和能效瓶颈。

该论文提出了一种用于移动深度强化学习的加速器芯片，通过可转置处理单元阵列和体验压缩技术，实现了高能效的实时推理和训练，解决了强化学习在自主系统中需要本地实时操作的问题。

本文提出一种65nm工艺的统一神经网络处理器，通过块循环矩阵使能的转置域加速技术，支持CNN、FC、RNN三种网络，实现0.39-140.3 TOPS/W的宽能效范围和1-12b精度可配置，解决了异构架构面积效率低和能效低的问题。

该论文提出了一种65nm工艺的神经形态处理器，通过直接尖峰学习方法实现片上学习，能量开销仅为7.5%，在分类任务中每次分类能耗为236.5nJ。解决了传统神经网络处理器在学习过程中计算和能耗过高的问题。

本文提出LNPU，一种支持片上稀疏深度神经网络学习的处理器，通过细粒度混合精度FP8-FP16实现高能效。解决了边缘设备上本地DNN学习能效低的问题，达到了25.3TFLOPS/W的性能。

该论文提出了一种连续输入电流的无源堆叠三阶降压转换器，通过创新的拓扑结构实现了0.7W/mm²的功率密度和94%的峰值效率，解决了小电感高直流电阻限制功率密度的问题。

本文提出一种飞电感混合DC-DC转换器，适用于1-cell和2-cell电池充电场景，解决了USB-C高输入电压与电池电压之间的高效转换问题。该转换器在10.9W输出时效率达93.4%，在27W输出时效率达97%，实现了高功率密度和宽电压范围。

该论文提出了一种全集成降压转换器，采用开关电感-电容拓扑结构，在365mW输出功率下实现了78%的效率，解决了片上电感集成中面积约束和寄生效应导致的效率低下问题。

本文提出了一种采用封装嵌入式空气芯电感的全集成电压调节器(FIVR)，通过自校准数字控制实现高效供电和宽范围动态电压频率调节，解决了片上供电的效率和瞬态响应问题。

该论文提出了一种全集成混合多比率谐振DC-DC转换器，适用于可穿戴设备等需要超紧凑和扁平模块的应用。通过混合拓扑集成电感和电容元件，在宽负载范围（500µA至120mA）内实现了85%的峰值效率，解决了传统转换器在轻载下效率低的问题。

本文提出一种用于汽车应用的2MHz开关频率、4-60V宽输入范围的buck-boost转换器，实现了95%的峰值效率并满足CISPR 25 Class 5电磁兼容标准，解决了传统buck或boost转换器在宽输入电压下无法无缝模式转换及EMI问题。

该论文提出了一种面向汽车环视雷达的高频收发机方案，旨在解决传统雷达在近距离盲区和多目标检测中的局限性。通过集成多通道收发架构和先进信号处理技术，实现了高分辨率、宽覆盖范围的环视感知能力。

本文提出了一款工作在77/79GHz的192虚拟接收器GMSK码域MIMO雷达系统级芯片，通过码分多址技术实现高角度分辨率，解决了传统MIMO雷达虚拟接收器数量有限的问题。

该论文提出了一种680µW超宽带（UWB）突发啁啾雷达收发机，用于远程生命体征和占用检测，最远距离可达15米。通过低功耗设计和突发啁啾技术，解决了雷达在智能家居/建筑应用中高精度测距和低功耗的矛盾。

该论文提出了一款采用28nm CMOS工艺的145GHz FMCW雷达收发器，通过片上天线和13GHz射频带宽实现了11mm的距离分辨率，并利用外部16.1GHz线性调频信号经两级三倍频器上变频至145GHz，解决了高频雷达系统的高分辨率测距和MIMO角分辨率问题。

该论文实现了一颗80Gb/s、300GHz频段的单芯片CMOS收发器，满足IEEE 802.15.3d标准，支持多信道高速无线通信。

该论文提出了一种60GHz数字发射机，采用12b/Symbol偏振MIMO技术，实现了42.2Gb/s的数据率和4.3pJ/b的能效，解决了传统线性发射机在OFDM和高阶单载波调制下PA回退导致的效率低下问题。

该论文提出一种可扩展的64单元相控阵收发模块，工作在71-76GHz频段，采用22nm FinFET CMOS工艺集成的2×2直接转换IC，用于5G毫米波通信，解决高频段天线孔径和链路预算问题。

本文提出了一款28GHz波束赋形前端IC，通过嵌入式天线开关和双矢量技术实现了20.3%的发射效率和1.5°的相位误差，解决了毫米波相控阵系统中发射效率与相位精度之间的权衡问题。

一种采用推测双参考插值时间数字转换器的合成小数分频数字锁相环，具有宽频率锁定范围和低功耗。

一种采用块共享无偏移频率跟踪环路的超紧凑全数字MDLL，具有低功耗和高性能。

28纳米1T1MTJ STT-MRAM存储器，采用单电容失调消除感测放大器和原位写入自终止技术

一款采用10nm FinFET工艺的可重构发射器，支持112 Gbps PAM-4和56 Gbps NRZ调制。

16nm FinFET CMOS技术下的25 Gb/s/pin低能耗短距离串行链路

16Gb GDDR6 DRAM采用每比特可训练单端DFE和ZQ编码发射器，实现18Gbps/pin高速操作

提出一种232-1996kS/s的鲁棒压缩感知重建引擎，用于实时生理信号监测。

10nm FinFET技术中采用脉冲pMOS TVC和阶梯字线技术的高密度SRAM设计

提出了一种55纳米工艺的时域混合信号神经形态加速器，用于强化学习任务，功耗低至690微瓦。

28nm FDSOI工艺下64Gbps低功耗PAM-4收发器，支持短距电气链路。

65nm CMOS工艺下6位2.5GS/s 8倍时域插值闪存ADC，功耗7.5mW。

一款16nm FinFET工艺的双模PAM-4/NRZ收发器，支持19-58Gb/s PAM-4和9.5-29Gb/s NRZ传输。

提出一种基于65nm CMOS工艺的全集成数字低压差稳压器，采用拍频量化器和自适应采样技术实现快速响应与低功耗

设计了一种用于水下通信的高压放大器，结合升压和信号生成，提升系统效率。

提出一种基于纹波复制的LC振荡器电源推挤抑制技术，降低电源波动对振荡器性能的影响。

一款超低功耗混合信号二进制CNN处理器，实现CIFAR-10图像分类任务3.8µJ/分类的能效

提出一种用于10和28 Gbps直接调制激光器的电子色散补偿收发器，通过线性均衡器和双采样决策反馈均衡器改善色散问题。

14纳米三栅CMOS工艺中集成电压调节器的节能GPU原型，实现动态电压频率调整和能效优化。

本文介绍了一种超低电压PWM CMOS图像传感器，适用于物联网和人工智能应用。

提出一种负阻辅助积分器，显著降低连续时间ΔΣ调制器的功耗。

提出一种能效优化的SRAM，支持内存内点积计算，用于二进制权重卷积神经网络。

一种无电容自时钟数字低压差稳压器，采用自移位双向移位寄存器加速瞬态响应。

设计了一种基于晶体振荡器的频率四倍器，用于低抖动时钟乘法器，实现了216MHz参考时钟和77fs rms的集成抖动。

IBM z14处理器的高可靠性设计与先进电源管理技术

2018年ISSCC会议精选论文集，涵盖高速有线收发器、光学技术和时钟生成等领域的进展。

QUEST是一款采用3D堆叠技术的多用途对数量化DNN推理引擎，具有高带宽和低延迟特性。

IEEE JSSC期刊论文摘要，涵盖多篇关于高速低功耗收发器的研究。

提出一种能效优化的深度神经网络加速器UNPU，支持可变权重精度和多种网络层类型。

AMD的Zeppelin SoC采用无限架构技术，支持多芯片扩展，适用于多种市场。

提出一种新型高效引脚/能量信号方案——编织时钟信号(BCS)，在12Gbps速率下实现无数据开销的时钟嵌入。

展示两种用于全双工收发器的CMOS非互易组件：隔离器和环行器，在100GHz频段实现超过45dB隔离。

本文提出了一种紧凑且高效的三阶连续时间ΔΣ ADC，采用单OTA和4位二阶全被动噪声整形SAR ADC作为量化器。

0.53-THz次谐波注入锁定相控阵，采用ILO链补偿相位误差，实现60°波束扫描。

提出一种带DAC补偿的离散时间参考驱动器的10位20MS/s SAR ADC，降低功耗和面积。

基于飞电容的141微瓦高压MEMS陀螺仪驱动接口电路

一种基于BBPLL的低功耗24GHz GFSK接收器，采用1位相位数字转换技术

提出一种用于微型物联网电池的低功耗电量指示算法与系统，实现按需精确测量。

16nm FinFET工艺的64Gbps 4-PAM收发器，采用自适应阈值ADC优化功耗与误码率。

本文提出了一种14位抗辐射和抗亚稳态的两步分裂SAR ADC，峰值SNDR达78.5dB，峰值SFDR达103dB。

提出一种通过电容耦合写入数据的7T-SRAM，解决电流冲突问题并提升稳定性。

提出一种采用四摄像头集成和体信道通信技术的无线胶囊内窥镜系统，实现VGA分辨率图像传输和精确定位。

提出一种低功耗紧凑型IEEE 802.15.6兼容人体通信收发器，采用掩模整形技术抑制低频干扰。

一种采用自阈值跟踪技术的低功耗差分弛豫振荡器

提出动态跳变点失配采样电流模式感测放大器和低直流电流电压模式写入终止模块，提升ReRAM读取性能和写入效率。

28nm CMOS工艺下基于环形放大器的600MS/s 12位流水线ADC设计

一种用于统计表征CMOS晶体管变异性的多功能阵列芯片。

一款采用灵活时间门控方案的CMOS单光子传感器，用于3D距离成像。

提出一种W波段整数N全数字锁相环，具有宽频率调谐范围和低相位噪声。

双模逻辑（DML）通过自适配机制在28nm SOI工艺中实现高性能与低能耗的乘法累加电路。

提出一种新型LTPS TFT像素电路，通过延长补偿时间提高AMOLED显示质量

提出一种高线性度底极板混频技术，用于SAW-less FDD接收机，实现低噪声和高线性度。

通过随机快速电压抖动和时钟调制技术提升AES引擎的抗侧信道攻击能力

本期IEEE JSSC论文涵盖了多种低功耗、高性能的射频与模拟电路设计。

提出一种18晶体管全静态无竞争单相时钟触发器，实现低功耗和面积优化。

提出一种34-GBd线性跨阻放大器，用于高速相干光通信接收机。

提出一种AC耦合堆叠双有源桥DC-DC转换器，用于集成锂离子电池供电系统。

采用死区退化和第二级偏置增强技术的12位1GS/s流水线ADC，在28nm CMOS工艺下实现高性能。

130纳米铁电非易失性系统芯片，支持快速外设恢复，提升能效与集成度。

一种采用亚波特率时钟的15Gbps数字CDR电路，利用四分之一速率时钟实现高效数据恢复。

一款基于ADC的PAM-4接收器，采用32路时间交织SAR ADC和数字均衡技术，实现52Gbps高速数据传输。

28纳米CMOS工艺实现的光学接收前端，支持53Gbps传输速率

本文介绍了一种56GS/s时间交织ADC，采用多种技术提升带宽和ENOB。

本文介绍了一种56-Gbps PAM4接收器，采用低开销技术有效补偿信道损耗。

本文提出了一种采用单位长度电容和被动FIR滤波器的紧凑型10位SAR ADC，实现了高线性度和小面积。

一种支持极坐标和正交发射机的紧凑型变压器结合可重构数字功率放大器。

本文提出了一种兼容锂离子的全集成混合四电平DC-DC转换器，适用于穿戴设备和物联网应用。

一款基于谐波选择的多频段无线接收器，采用数字谐波抑制校准技术。

提出一种60GHz分数-N数字频率合成器，降低相位噪声并优化功耗。

提出一种基于VCO的非均匀采样ADC，通过相位域电平交叉提高带宽并降低成本。

提出一种噪声循环交叉耦合压控振荡器，显著降低相位噪声并提升性能指标。

采用时间域电路实现电流模式降压转换器，具有宽输出电压范围和高效能。

一种采用多级自混频器的超低功耗唤醒接收器，具有增强的灵敏度。

提出自适应人工神经网络耦合LDPC纠错码，显著提升3D和2D NAND闪存的容错能力。

提出一种利用亚阈值电流的11nW超低功耗CMOS温度数字转换器。

本文介绍了一种高效能的桥式读出集成电路，具有低噪声和高线性度。

一种具有无缝电压-电流模式操作和能量回收功能的集成电源管理芯片。

提出基于位线电荷回收的SRAM写入辅助电路，降低最小工作电压并提升能效。

设计并分析了一种基于DCO的相位跟踪射频接收器，适用于物联网应用，具有高能效和小面积特点。

本文展示了一种可调谐的微波四阶Q增强带通滤波器，采用130nm SiGe BiCMOS工艺实现。

2018年定制集成电路会议精选论文扩展版合集，涵盖多种集成电路设计领域。

本文介绍了几种低功耗、高性能的CMOS温度数字转换器和ADC设计。

提出一种利用VCO比较器振荡周期信息实现自适应旁路的SAR ADC，提高能效。

一款用于耳内脑机接口的低功耗控制器芯片，具有高能效EEG放大器。

一款用于高保真耳机的低功耗AB类放大器，实现-101.4dB THD+N和0.97mW静态功耗。

一款12位1MS/s低功耗SAR ADC，采用片上输入信号无关校准技术，实现100.4dB无杂散动态范围。

提出一种基于频谱压缩多带复用的新型菊花链下行接口，实现高带宽、低功耗的NAND闪存存储系统。

一款支持全高清实时3D深度与运动感知的低功耗6D视觉处理器

7nm FinFET工艺下290mV超低电压单端口SRAM编译器设计

一款252×144 SPAD像素传感器，采用180nm CMOS工艺，支持30帧/秒的闪光LiDAR成像。

10nm FinFET CMOS工艺的4096神经元、100万突触SNN芯片，支持片上STDP学习，能效达3.8pJ/SOP。

一种55GHz背景校准的亚采样极化发射器，具有413dB EVM性能

提出一种两阶段线性-指数累积环路的增量型模数转换器，结合线性阶段的噪声抑制和指数阶段的SQNR提升。

本文介绍了一种基于3D堆叠技术的视觉芯片，具有高帧率和高能效比。

采用混合结构的双路径降压转换器，峰值效率达96.2%，解决传统降压转换器功率损耗问题。

提出一种次谐波开关数字功放架构，提升功率回退区效率

一种具有背景光消除功能的近红外锁相像素CMOS图像传感器，用于远程心率检测。

提出一种结合时钟和电容开关技术的电源架构，显著降低电压保护带需求

一种基于14nm三栅CMOS的全数字统一物理不可克隆函数和真随机数生成器

提出一种能效优化的可重构处理器，用于加速二值和三值权重神经网络的推理。

提出一种超低抖动的228GHz环形-LC混合注入锁定时钟倍频器，采用双用途频率校准器优化性能。

基于65nm CMOS工艺的分子钟芯片，通过锁定OCS气体分子旋转模式实现高稳定时钟输出。

提出一种新型高效单拓扑可调转换比开关电容DC-DC转换器。

2018年VLSI电路研讨会精选论文，涵盖集成电路与系统设计的前沿技术与成果。

40纳米逻辑工艺兼容16Mb嵌入式垂直MRAM，采用混合电阻参考和单元位置补偿技术提升读取性能。

Navion是一款2mW全集成实时视觉-惯性里程计加速器，用于微型机器人和VR/AR设备导航。

通过单对感应线圈实现94mW无线功率传输和反向数据通信的自调节系统。

IEEE JSSC期刊论文涵盖芯片级分子钟、低抖动时钟乘法器、低功耗SAR ADC等前沿技术。

本文介绍了一种超低电压能量收集BLE发射器，系统效率达25%。

首个采用基带真实时延技术的16元素四波束数字波束成形器，解决了高频宽应用中的波束偏斜问题。

提出一种新型12位300MS/s单通道流水线-SAR ADC，采用开环MDAC设计，提升速度与能效。

一种新型24GHz参考采样锁相环，同时实现低噪声和低杂散性能。

一款基于LO移相架构的28GHz CMOS相控阵收发芯片，支持5G NR，实现高精度波束控制与低旁瓣水平。

一款28GHz Chireix发射器，利用双馈环天线实现高效功率放大和负载调制。

28纳米工艺下实现75飞秒抖动的高线性DTC模拟分数N采样PLL

一款采用65nm CMOS工艺的32单元240GHz外差接收器阵列，具有阵列级相位锁定功能。

65nm CMOS工艺下实现的40GHz带宽镜像共源共栅差分跨阻放大器

一款支持IEEE 802.11ay标准的60GHz CMOS收发器，具有LOFT和I/Q不平衡校准功能，实现高数据速率和低功耗。

一种60GHz低功耗短距离无线收发器，采用BPOOK调制方案，实现高谱效和低功耗。

提出ACLS和RS技术，降低流水线ADC中运放增益和电容失配误差，实现16位高性能ADC。

提出一种动态功耗降低技术，应用于增量Delta Sigma调制器，通过增加非理想性节省功耗。

一种可重构的相控阵接收架构，结合传统波束成形和压缩采样快速方向估计。

设计了一种具有高抗噪能力的触摸屏控制器模拟前端，采用多通道驱动和噪声过滤接收结构。

提出一种低功耗非均匀稀疏二维大视场光学相控阵，实现高分辨率和低功耗。

提出一种可重构28-37GHz混合波束成形接收器，支持多标准MIMO模式和载波聚合模式。

基于Class-G IQ-cell-shared SCPA和电压失配补偿技术的30.1dBm正交发射机，实现瓦级输出功率。

一种可在0.3-1.8V宽电压范围内工作的pW级Hz振荡器，适用于传感器节点。

本文介绍了一种在22nm FinFET CMOS工艺中实现的E波段功率放大器，具有高效率和宽带宽。

设计了一种基于全数字环形振荡器的超低功耗蓝牙低能耗发射器，适用于短距离物联网应用。

IEEE固态电路期刊的会员信息及编辑团队介绍

IEEE JSSC期刊专注于集成电路分析与设计，鼓励实验验证。

介绍IEEE Collabratec平台

2018年RFIC研讨会精选论文，涵盖射频与毫米波集成电路的前沿技术与应用。

本文提出基于反相器的亚阈值放大器技术，显著提升0.3V工作下的性能与效率。

提出一种无磁CMOS循环器，实现高功率处理和高线性度。

首款CMOS RF集成芯片组，用于安全卫星通信，支持低SWaP终端。

IEEE JSSC期刊论文涵盖了多个前沿技术领域，包括光学相控阵、毫米波接收器、5G通信和锁相环设计等。

无摘要无法提供概要

提出一种毫米级超声波唤醒接收器，利用预充电换能器实现高灵敏度超低功耗唤醒

提出一种无需ECC的Value-Aware SSD，通过DNN图像识别的容错性提升可靠性。

提出一种13位高分辨率两步ADC，采用SAR-ADC和ISDM结合，降低功耗和积分器误差。

提出一种基于自适应延迟时间控制的CMOS有源整流器，显著降低功耗并提升效率。

本文提出了一种基于可重构热电发电机阵列的无电感三输出热电能量收集系统，具有高效能量回收和低静态电流特点。

一种采用28nm CMOS工艺的全数字三相位发射机，集成多电平D类功放，无需数字预失真即可实现高线性。

基于双峰最大增益核心的65nm CMOS宽带高增益放大器设计

28nm CMOS工艺下25Gbps雪崩光电探测器突发模式光接收器，具有高灵敏度和快速重配置能力。

提出一种25MHz四相DC-DC转换器，采用自适应窗口迟滞控制，实现快速瞬态响应和高效率。

本文提出了一种用于5G应用的28-37-39 GHz硅基线性Doherty功率放大器。

提出一种用于异构域特定流架构的三维集成电路，通过分层设计优化内存访问和数据移动能耗。

一款采用电荷域混合信号操作的64片24Mb内存计算CNN加速器，提升计算信噪比和可扩展性。

介绍了一种用于植入式脑机接口的CMOS MedRadio收发器，采用事件驱动电源调制技术降低功耗。

一款基于SPAD的线阵传感器，具有像素级直方图TDC，用于时间分辨多光谱成像。

提出一种无需校准的12位50MS/s全模拟SAR ADC，采用反馈过零检测技术。

一种采用并行组合变压器的紧凑型双频数字极化多尔蒂功率放大器。

提出一种全集成分裂电极SSHC整流器，用于压电能量收集，无需外接电感。

一种低抖动、注入锁定的多频率发生器，可在65nm CMOS工艺中独立生成0.9-1.2GHz的多频信号。

提出了一种面向移动I/O应用的低功耗双向链路，采用CMOS缩放技术提升能效。

一款支持数字预失真PAM-4调制的127 GHz毫米波CMOS收发器，用于非接触通信。

提出一种多环路控制的AC耦合电源调制器，用于低成本LTE应用。

提出一种采用绝热驱动技术的低功耗互电容触摸读取IC，显著降低功耗并提升抗干扰能力。

提出一种无参考温度补偿相变存储器读取方案，通过重构感放阵列为闪存ADC优化决策阈值。

本文提出一种低功耗、易扩展的二阶噪声整形SAR ADC，采用无源积分器和三电平表决技术。

IEEE亚洲固态电路会议A-SSCC 2019征稿通知

设计了一种超低功耗语音活动检测器，采用模拟信号处理和数字深度神经网络分类，功耗仅1μW。

IEEE JSSC期刊的会员信息及管理团队介绍

IEEE JSSC期刊投稿指南，涵盖集成电路设计、建模、技术、系统设计、布局和测试等内容。

IEEE JSSC期刊介绍新编辑团队及其专业背景

首款用于肾去神经术的时分双工收发器IC，实现微创手术并减少并发症。

多篇JSSC论文摘要，涵盖射频前端、收发器设计、功率放大器等主题。

提出一种采用主动反馈和远带阻塞抑制技术的宽频带射频前端，适用于无SAW滤波器接收器。

一种基于全动态架构的低功耗、高能效电容数字转换器，适用于物联网应用。

本文提出了一种超快速跳频扩频收发器前端，在RF链路上实现了20 dB的处理增益。

16nm FinFET工艺下，集成DCO与DPA的亚千兆赫兹发射机，面积节省50%，效率达51%。

提出了一种在7nm FinFET工艺中实现的可编程温度系数的1V精密电压参考源。

一款低功耗80Gb/s伪随机二进制序列生成器，采用改进Cherry-Hooper输出驱动，性能优异。

设计了一款用于视频动作分类的稀疏推理SoC，具有高效能

一款用于电容式触摸传感器的15nW/传感器抗干扰读出IC，采用异步CDC和高效跟踪算法。

一款16纳米工艺的常开DNN处理器，采用自适应时钟和多周期存储体SRAM技术，适用于移动和物联网设备。

40nm CMOS工艺下实现的192×128像素SPAD时间分辨单光子计数图像传感器

提出一种新型全时间两步ADC，采用高线性度动态延迟器，实现低功耗高性能。

本文介绍了一种用于4×4 256-QAM的MMSE-NBLDPC迭代检测解码器，采用65nm CMOS工艺，实现了高能效的检测和解码。

提出一种低抖动、低功耗的环形振荡器注入锁定时钟倍频器，采用背景校准和数字环路技术。

一款105MHz弛豫振荡器，采用动态频率误差补偿技术，温度系数低至2.5 ppm/°C。

提出一种仅需单一高电流电源的CMOS极性G类开关电容功率放大器，简化电源管理单元设计。

提出一种双环路八通道心电图记录系统，用于无线实时12导联心电图应用，具有快速稳定模式。

一种快速TH过流检测器，用于具有乒乓结构的旋转霍尔电流传感器

一种基于开关电容的全集成ACDC转换器，适用于120 VRMS电源，通过电荷重分配和记忆效应提高效率和操作范围。

一种采用量化模拟射频前端、无表面声波的接收器，动态范围可调，性能优越。

一款采用16nm CMOS工艺的1.89GHz带宽、175kHz分辨率稀疏频谱分析SoC，集成子采样ADC与数字重构后端。

一种基于BBPLL的0.18微米CMOS抗漂移电阻传感器接口，具有高精度和低漂移特性。

提出一种带片上动态可靠性管理的8T SRAM，通过两阶段写操作解决BTI退化问题。

本文提出了一种新型磁传感器，采用交叉耦合电感对改进的交流惠斯通电桥设计，实现了尺寸减半和增益加倍。

本文设计了一种140GHz泡沫包覆介质波导通信链路，采用新型FSK解调器拓扑，实现了12Gb/s的数据传输。

提出两种低功耗BLE唤醒接收器，通过跳频增强干扰抑制能力。

MrWolf是一款面向物联网边缘的并行超低功耗SoC，具有能效比高的特点。

本文提出了一种新型数字PLL设计，结合RC振荡器和环形振荡器的优势，适用于超低功耗MCU和IoT应用。

一款用于实时生物特征认证的65nm CMOS智能ECG处理器

一款12位1GS/s时间交织SAR ADC，采用模拟HPF辅助校准技术

一款25-Gb/s全集成光接收器，采用波特率时钟恢复技术，实现高灵敏度和高能效。

本文介绍了一种600MS/s DAC，采用自适应校准技术，实现了87dB SFDR和77dB SNDR。

提出一种亚纳瓦级全集成CMOS温度传感器，采用电容充电时间反馈环路实现温度数字化。

比较两种新型RF可编程增益放大器架构在宽带CMOS RF前端中的应用。

提出一种采用新型谐振分裂微环光电探测器的高灵敏度全差分光接收器，用于高密度片上系统应用。

提出一种通用模型，用于分析周期性注入下电气振荡器的锁定和牵引现象。

设计了一种用于多通道神经信号采集的低噪声、低谐波失真斩波放大器。

提出一种亚100微米分辨率的时间飞行测距图像传感器，采用三抽头锁定像素和列并行数字延迟锁定环技术。

一款高度集成的十通道无线神经信号采集SoC，适用于慢性植入式神经假体设备。

首款DTLS协议硬件实现，专为物联网设计，能效比软件提升438倍。

提出一种采用数字化多脉冲位置调制的IR-UWB收发器，实现高数据率、低功耗和短距离通信。

提出一种基于指令驱动的自适应时钟管理方案，通过动态相位缩放和编译器辅助设计实现低功耗微处理器。

提出基于SiGe-BiCMOS的高效E波段功率放大器，采用共基极输出级设计，显著提升输出功率和效率。

提出一种纳瓦级功耗、高灵敏度且抗干扰的唤醒接收器，适用于事件驱动应用。

该论文研究了振荡器的注入锁定现象及其波形设计。

提出了一种自定时脉冲锁存器，用于低电压操作，显著减少保持时间。

该论文研究了基于TOF技术的距离测量方法，分析了光电流响应和距离计算的关系。

本文提出了一种0.34-THz宽带广角二维转向相控阵，采用新型毫米波/太赫兹频谱相控阵实现方法。

采用65nm CMOS工艺的1V 175μW ΔΣ调制器，实现94.6dB SNDR和25kHz带宽。

一款基于多相射频相关技术的115-135GHz 8PSK直接解调接收器，实现36Gb/s无线传输。

提出一种低功耗117兆像素CMOS图像传感器，采用数字相关双采样技术降低能耗。

提出计算锁定技术，实现快速频率和相位锁定的全数字锁相环。

基于环形DCO的数字PLL实现低抖动和低参考杂散

一款用于物联网的低功耗4GHz FM-UWB收发器

本文介绍了一种采用电流模式残差处理技术的流水线-SAR ADC，实现了10位分辨率、500MS/s的转换速率和低功耗。

介绍了一种基于TowerJazz 0.18µm SiGe BiCMOS工艺的可扩展W波段相控阵系统，具有自对准和自测试功能。

提出一种可重构交叉连接无线功率收发器，用于高效双向设备间充电。

本文介绍了一种三阶段K波段GaN-on-SiC MMIC功率放大器的设计与性能。

本文探讨了降低TS的常用方法，通过修改反相放大器的gm或电容C1、C2来增加RN。

本文提出了一种并联输出失准校正电路，有效消除了环形时间数字转换器中的相位噪声。

多级偏置翻转整流器提升压电能量提取效率

本文介绍了一种宽带I/Q CMOS调制器的分析与设计，适用于下一代无线回程链路。

介绍了一种240 GHz宽带频率调制连续波雷达，用于复合材料的无损检测。

设计了一种可重构的亚千兆赫兹射频能量收集器，工作范围从-22到4 dBm，具有高效率和自我启动功能。

设计了一款55nm SiGe BiCMOS工艺的5位时间交错闪存ADC，支持64-Gbd 16-QAM信号处理。

Gabriel M Rebeiz教授团队在毫米波和太赫兹频段的射频集成电路、相控阵和RF MEMS技术方面取得多项突破。

2018 IEEE BCICTS会议精选论文扩展版，涵盖SiGe和III-V/CMOS IC技术的最新研究。

提出基于被动耦合N路径谐振器的射频带通滤波器合成方法。

提出可重构时钟网络，通过动态调整中继器层级数，在宽电压范围内降低时钟偏差。

首次实现基于4T-2R自对准氮化物SRAM单元的真随机数生成器，通过自收敛修调机制减少工艺变异影响。

单芯片3072通道收发器与128子阵列通道2D阵列IC，用于超声心动图成像。

本文提出两种技术减少皮尔斯晶体振荡器的启动时间和能量，通过精确注入和负电阻提升实现快速启动。

提出一种消除环形TDC中POM误差的方法，保持高时间分辨率并简化电路结构。

提出一种结合自适应均衡和时序恢复的盲过采样FSE接收器，支持准同步时钟。

提出一种支持PAM4/NRZ的多模收发器，具有自适应功耗CDR和抖动分析功能

提出一种低功耗侦探开环动态系统缓冲器，与SAR ADC协同设计，适用于零电容触摸显示驱动集成系统。

提出一种带路径失配跟踪环路的10Gb/s半速率全数字注入锁定时钟数据恢复电路

一款10位1026通道列驱动IC，采用部分分段线性DAC，提升超高清液晶显示色彩深度。

基于ADMM算法的可重构处理器，用于压缩感知生理信号重建，功耗低至12.6mW。

28纳米工艺下采用新型14T单元和三重容差电压感测放大器的低功耗高速TCAM设计

一种低功耗电容数字转换器，支持气压、湿度和加速度传感器。

提出一种新型毫米波超谐耦合QVCO，具有高相位精度和零电压余量。

一种基于电阻的紧凑型温度传感器，在180nm CMOS工艺中实现，面积仅6800μm²，精度±0.35°C。

一种无需校准的13位10MS/s全模拟SAR ADC，采用连续时间前馈级联运放和自触发放大再生操作。

提出一种改进型仪表放大器作为积分器的连续时间ΔΣ调制器，用于神经记录前端。

一种采用退化R-DAC的高动态范围DC耦合时域神经记录IC，用于同时处理神经信号和刺激伪影。

本文展示了一种基于RISC-V的信号分析SoC，采用16nm FinFET工艺，集成矢量扩展处理器和信号处理加速器。

基于MOSFET软栅氧化击穿随机性的物理不可克隆函数，具有自限机制和差分读出方案。

提出一种单电感三源四模式能量收集接口，提升低输入电压下的转换效率和输出功率范围。

提出一种低功耗8位相位域MAC电路，用于物联网边缘设备的深度学习加速器。

提出一种基于时间域的神经网络加速器，采用动态阈值误差校正技术，实现高效能计算。

一种无电感20Gbps时钟数据恢复电路，具有高抖动容限

提出一种基于VCO的15相SC DC-DC转换器，采用分段频率调制和多相协同技术提升瞬态响应。

设计了一种用于SWIPT物联网智能传感器的2.45GHz射频能量收集系统

本文分析了异步频率下的相位噪声，并提出了优化离散化噪声的方法。

BodyWire提出了一种宽带干扰鲁棒的人体通信技术，通过电容终端和电压模式通信实现高效能数据传输。

该论文提出了一种灵活的RFEH建模方法，用于分析功率提取效率与阻抗匹配网络的关系。

一种低延迟低功耗的双模NRZ和PAM-4时序恢复电路，直接自适应均衡DDJ。

本文提出了一种用于补偿电荷损失的简单电源复位电路。

该论文探讨了傅里叶变换流水线寄存器的优化设计及其在混合信号模块集成中的应用。

分析电感电流和功率转换效率的简化模型及损耗优化方法。

提出一种片上冷启动技术，实现57mV输入电压下快速启动升压转换器。

2018年亚洲固态电路会议（A-SSCC）精选论文集，涵盖模拟电路、数据转换器、新兴技术等领域。

该论文讨论了PUF技术中不稳定位的处理及其对系统延迟和成本的影响。

该论文讨论了TDDI技术的应用和市场，以及相关的电路设计和优化技术。

本文介绍了Rui P Martins教授的学术生涯及其在电子工程和计算机领域的贡献。

论文介绍了三位作者的教育背景、研究经历及兴趣领域。

提出两种负载瞬态增强控制技术以减少负载变化时的恢复时间。

提出一种采用DTC范围缩减技术的16至30GHz分数N MDLL，优化了抖动与功耗的平衡。

一款22位读出IC，采用电容耦合仪表放大器和增量Δ-Σ ADC，实现7ppm INL和40μHz 1/f噪声拐角。

提出一种高效低功耗的电容阵列数字时间转换器，采用恒斜率放电技术。

一种低功耗高性能的非易失性微控制器单元，采用STT-MRAM技术。

提出一种植入式单光子成像器，集成于单芯片CMOS，具有512像素和51kHz帧率。

提出一种支持双电极生物阻抗测量的读取IC，采用数字辅助基线抵消技术提升动态范围和噪声性能。

一款集成32×32三电极伏安法像素的CMOS电化学生物芯片，用于高性能分子检测。

一种面向低功耗物体检测的QVGA图像传感器，采用对数梯度压缩技术，显著降低数据量和能耗。

介绍了一种模块化直接飞行时间深度传感器，采用3D堆叠CMOS技术，具有高精度和远距离测量能力。

一款16nm FinFET CMOS工艺的线性TIA，支持100Gbs PAM-4光链路，具有高带宽、低噪声和低功耗特性。

一款用于闪光激光雷达的256×256 SPAD传感器，采用3D堆叠工艺，具有像素内直方图功能。

通过硅光子与CMOS的3D集成实现单芯片光学相控阵，用于固态光束控制。

提出一种超低功耗磁人体通信收发器，实现5Mb/s数据传输，能耗低于10pJ/bit。

一种0.8mm³的无线超声供能自由浮动神经记录植入物，实现多节点同步记录

提出一种采用比例参考和子时钟门控技术的亚纳瓦级弛豫振荡器，实现超低功耗物联网传感器节点时钟源。

提出新型时域计算技术加速图像识别处理器，实现高效能低功耗

提出一种基于代数串并联的开关电容升压转换器，具有灵活的电压转换比和高效率。

本文提出了一种基于混频器架构和超低功耗神经网络的语音活动检测芯片，显著降低了功耗。

提出UniCaP架构，通过统一时钟和电源控制减少82%的Vdd冗余，支持动态电压频率调整。

提出一种新型高速无线发射机架构，通过叠加多路QPSK信号实现高阶QAM调制，避免使用高速DAC。

Carlo Samori 和 Salvatore Levantino 的学术背景与研究贡献概述

28纳米体硅CMOS低温量子控制器设计，用于超导量子比特控制。

提出一种用于计算成像的双抽头编码曝光像素图像传感器，支持每像素流水线数字处理。

提出一种低功耗运动触发CMOS图像传感器，适用于物联网应用。

提出一种自定时能量注入技术，快速启动晶体振荡器，显著降低能耗。

本文介绍了三位研究者的学术背景及研究方向，涉及高性能频率合成器、混合信号电路、时钟生成与恢复等领域。

本文介绍了 Hui Feng Ke、Harel Haim 和 Manuel Moreno-García 的研究背景与兴趣。

IEEE JSSC期刊2019年特刊介绍，涵盖图像传感器、医疗电子等领域的最新研究进展。

Pedram Mohseni教授在神经工程和无线传感系统领域的研究贡献。

本文提出了一种适用于多种稳压器的UniCaP框架，解决了相位锁定和自适应时钟问题。

硅光子技术进步推动低成本光学相控阵（OPA）发展，但仍面临芯片集成挑战。

论文提出了一种采用粗-细结构的SAR ADC，通过校准机制优化DAC增益误差和DNL问题。

本文介绍了一种芯片级超低功耗原子钟（ULPAC），采用新型悬浮量子封装架构和全集成频率探测锁定环路，实现紧凑封装和超低功耗。

一种0.6V供电、13位20MS/s的TDC辅助SAR ADC，具有PVT鲁棒性和速度增强技术。

本文展示了一种采用双死区环形放大器的16位15-MS/s两步SAR ADC，实现91-dB SNDR和179.8 dB Schreier品质因数。

提出一种利用工艺偏差维度效应补偿阈值电压变化的192皮瓦超低功耗电压基准电路

提出一种265μW超低功耗分数N数字锁相环，实现无缝切换子采样操作。

30GHz数字子采样分数N锁相环，实现低抖动功耗比

一款支持422Gbps、43pJ/b能效的60GHz数字发射器，采用12b/符号极化MIMO技术。

提出一种全集成隔离电源传输系统，采用片上变压器和磁芯，实现52%峰值效率和1.1W输出功率。

提出一种基于升压/反激混合转换器的双极性输入热电能量收集接口，实现高效能量转换与自启动。

提出一种无需校准的时间交织四阶噪声整形SAR ADC，扩展带宽并保持高能效。

本文提出了一种基于N路径滤波器的循环器-接收器，用于MIMO全双工天线接口。

提出一种采用堆叠增益单元和多输入驱动信号的互补分布式功率放大器，实现从直流到108 GHz的宽带平坦增益。

提出一种采用两步注入技术的快速启动CMOS晶体振荡器，显著缩短启动时间。

提出一种新型混合DC-DC转换器，适用于1S和2S电池充电，利用飞跨电感和开关电容网络实现高效降压转换。

14nm CMOS工艺下实现轻载高效全集成电压调节器，峰值效率达88%。

毫米波宽带MIMO接收机采用基于阵列的本能空间滤波器实现快速干扰抑制

一种基于自校准16GHz子采样PLL的快速啁啾FMCW调制器，用于雷达应用。

该论文提出了一种通过测量电流来恢复PEH最大功率点电压的方法。

全球首款支持5G sub-6GHz NR和LTE EN-DC的单片射频收发器，采用14nm FinFET CMOS工艺。

提出一种基于直流放大的32kHz晶体振荡器架构，实现亚纳瓦级功耗。

提出一种混合信号Doherty功率放大器，同时提升线性度和效率。

一种采用连续时间SAR作为第一级的两步ADC，显著减小输入电容尺寸并降低采样噪声。

提出一种相位交错多子谐波开关数字功率放大器架构，提升功率回退效率并实现瓦级输出功率。

一款80 Gb/s、300 GHz频段的单芯片CMOS收发器，采用40nm工艺，支持16QAM调制。

提出一种高效压电能量收集接口电路，采用感知与设置整流器实现最大功率点跟踪。

提出一种集成自适应背景精度监测的交流能量测量前端，用于不间断监测系统精度。

采用数字子采样技术的毫米波频段超低抖动频率合成器设计

本文提出了一种全双工双元素MIMO循环器-接收器设计，通过射频和基带自干扰消除技术实现高效能通信。

该论文分析了TIA电路中的偏移电压及其对设计的影响，并提出了减少偏移电压的方法。

论文分析了RSSM技术导致的开关周期随机变化对电压调节性能的影响。

采用马尔可夫连续随机扩频调制技术的8.3MHz GaN开关电源转换器，有效降低EMI并抑制输出电压抖动。

2019年IEEE国际固态电路会议精选论文特刊，涵盖模拟、电源管理、数据转换器、射频和无线技术。

本文引用了多篇关于USB充电器和高效DC-DC转换器的研究论文。

多篇关于射频集成电路的论文参考文献集合

65nm CMOS工艺下实现亚纳瓦级唤醒接收器，采用栅极偏置自混频器和时间编码信号处理技术

论文推导了晶体振荡器在注入锁定条件下的电流响应表达式。

该论文提出了一种通过优化角落补偿工艺偏差的方法，并设计了一种原生器件调节方案以实现双调节供电变化。

提出了一种宽带混合包络跟踪调制器，结合了滞环控制三电平开关转换器和增强型线性放大器。