2022

本文提出了一种在14nm工艺下实现的8位10GS/s两步时域ADC，通过延迟跟踪流水线SAR TDC技术实现了500fs的时间步长，解决了高速应用中传统电压域时间交织SAR ADC面积和功耗效率低的问题。

本文提出了一种采用分布式平均相关电平移位（DACLS）环形放大器的14位130MS/s流水线逐次逼近型模数转换器，通过降低增益误差和减小输出负载来提升分辨率和带宽，同时实现了低功耗设计。

提出了一种0.004mm² 200MS/s的流水线SAR ADC，通过kT/C噪声消除技术大幅减小第一级采样电容，同时设计PVT鲁棒的环形放大器，在降低功耗和面积的同时实现高速高精度转换。

该论文提出了一种0.97mW、260MS/s、12位流水线SAR ADC，采用基于环形TDC的细量化器实现PVT鲁棒的自动跨域缩放。解决了传统残差放大器功耗大、线性度要求高和PVT敏感的问题。

本文提出了一款24位2MS/s的SAR ADC，采用180nm CMOS工艺，实现了0.03ppm的积分非线性（INL）和106.3dB的动态范围（DR），解决了低至中速高精度数据采集应用的需求。该ADC具有均匀的噪声谱密度，适用于Nyquist-rate和过采样信号处理。

本文提出一种基于自定时动态放大器的增量Zoom ADC，在4.96µW功耗下实现15位分辨率，无需过采样时钟，适用于智能传感器和事件驱动IoT设备。该设计通过自定时架构在转换完成后自动断电，从而能效适应宽范围转换速率。

本文提出一种Zoom-增量计数混合型ADC，在0.014mm²的小面积内实现了103dB SNDR和100dB全摆幅共模抑制比，解决了传统高分辨率ADC面积过大的问题，适用于IoT和智能传感应用。

本文提出了一款基于22nm工艺的4Mb STT-MRAM数据加密近存计算宏，实现了192GB/s的读取和解密带宽，解决了AI边缘设备中非易失性存储与数据加密结合的计算效率问题。

本文提出了一种8Mb无直流电流的ReRAM非易失性计算存储宏，采用时间-空间读出方法，支持二进制到8位精度的乘积累加操作。该设计解决了边缘AI设备中高精度、低功耗非易失性计算的需求。

本文设计了一种单模式CMOS 6T-SRAM宏单元，采用无keeper负载的外围电路和行分离动态体偏置技术，实现了超低待机功耗，适用于微型化无线物联网传感器节点。该设计有效降低了SRAM在待机模式下的漏电流，从而延长电池寿命。

该论文提出了一种5nm全数字计算存储一体（CIM）宏，解决了模拟CIM精度不足的问题，实现了254 TOPS/W的能效和221 TOPS/mm2的面积效率，并支持宽范围动态电压频率缩放。

本文提出了一种基于动态逻辑的无ADC SRAM存内计算宏，在28nm工艺下实现了1.041 Mb/mm²的高密度和27.38 TOPS/W的高能效，支持有符号INT8向量-矩阵乘法。该设计通过去除传统ADC和静态逻辑，显著减少了计算电路面积，适用于深度神经网络推理等高效能嵌入式系统。

该论文提出了一种基于28nm工艺的1Mb时域计算内存（Time-Domain Computing-in-Memory）6T-SRAM宏，用于边缘AI设备的8位乘累加（MAC）操作。该宏实现了6.6ns的延迟、1241GOPS的吞吐量和37.01TOPS/W的能效，解决了传统SRAM-CIM能效和速度的平衡问题。

本文提出一个尺寸仅为210×340×50µm的集成CMOS系统，用于微型机器人，集成了能量收集、传感、处理、通信和驱动功能。解决了此前亚毫米级无线传感器系统中缺少驱动功能的关键问题。

本文提出一款200×256像素的异构集成图像传感器，将基于MoS2二维纳米材料的光电FET阵列与CMOS时间数字转换器集成，采用脉宽调制模式通过光电流放电电容并计数时钟周期来测量光强，解决了二维材料光探测器与CMOS读出电路集成的问题，实现了76dB的动态范围。

该论文提出了一款自供电无线土壤pH和电导率监测芯片，采用混合微生物电化学与光伏能量采集技术，解决了无线土壤监测传感器网络的供电难题。芯片集成了传感、能量管理和无线通信，实现了免电池的连续土壤环境监测。

本文提出一种256通道主动复用的微ECoG植入式记录芯片，采用列并行增量ΔΣ ADC和Bulk-DAC技术，在22nm工艺下实现高密度神经信号采集。解决了传统ECoG系统通道数受限、功耗与面积权衡的问题。

提出了一种用于数字生理学的CMOS细胞接口阵列，集成了高密度多模态像素和可重构采样电路，以实现高分辨率细胞/组织级图像采集和远程分析诊断。解决了传统生理学检测中分辨率低、模式单一、无法远程化的问题。

本文提出了一种CMOS分子电子芯片，用于单分子生物传感。通过CMOS工艺制作50nm宽的纳米电极，并采用氧化物覆盖以减少电解液泄漏电流，解决了单分子检测中电极集成和泄漏问题。

本文提出了一个1024单元的3D堆叠单片NEMS阵列，配合像素级读出电路，实现了375µm²面积和0.5mW低功耗，频率偏差仅0.28ppm。该设计解决了NEMS传感器有效面积与分子聚焦束不匹配的问题，大幅提高了单分子质量检测的效率和分辨率。

该论文针对汽车SoC时钟生成器，设计了一种符合ISO26262 ASIL-D等级的安全机制，解决了高安全级别下时钟系统的故障检测与诊断覆盖率问题。

该论文提出了一种采用注入脉冲整形技术的数字注入锁定时钟乘法器（ILCM），在65nm CMOS工艺下实现了2.5GHz的输出频率和仅0.021mm²的芯片面积。通过解决周期性相位重对齐导致的确定性相位误差，将参考杂散从典型的-50dBc降低至-79dBc。

该论文提出了一种全自动硬件驱动的时钟门控架构，用于5nm Exynos移动SoC，通过完整的时钟覆盖管理未使用时钟网络的切换活动，从而降低功耗。解决了移动SoC中时钟源资源昂贵且利用率低导致的功耗浪费问题。

该论文介绍了POWER10处理器在三星7nm工艺上通过确定性频率提升和电压增强技术来克服尺寸缩小带来的功率密度和可靠性限制。提出了三种技术：工作负载优化频率算法、数字电压降传感器缓解核心逻辑电压降，以及另一种未完整提及的技术，共同提升性能。

该论文提出了一种在5nm工艺下实现的全综合数字温度传感器，工作电压0.65V，面积仅1316µm²，通过利用金属线（Wire Metal）作为感测元件实现低功耗高精度。该传感器旨在解决SoC动态热管理中需要大量靠近热源的分布式温度传感器的问题，将感测部分直接插入逻辑区域作为远程探头。

本文针对占空比系统在睡眠模式下域去耦电容存储能量泄漏的问题，提出了一种最优存储能量回收技术，通过从空闲域回收能量来最小化总能耗。该方法有效降低了唤醒阶段所需的电池能量，适用于IoT和可穿戴应用。

该论文提出了一款194nW的自供电物联网SoC，集成了5.2nW、峰值效率92.6%的电源管理单元，通过最小能量点跟踪等多项电源管理技术，在超低功耗与性能间实现灵活折中，从而延长系统工作寿命并缩小能量采集器尺寸。

本文提出了一个单片集成的GaN驱动器和GaN功率HEMT，采用二极管仿真GaN技术，实现了50MHz操作和亚0.2ns死区时间，解决了GaN HEMT的陷阱效应和反向传导损耗问题，提高了高频高功率密度应用中的效率。

该论文提出了一种单片GaN直接48V/1V AHB开关电源IC，集成了自动锁定自动断开电平移位、自举混合栅极驱动和片上温度传感，解决了传统分立方案中寄生效应严重的问题，实现了高集成度的高效电源转换。

该论文提出一种集成混合DC-DC转换器，采用梯型开关电容网络和电容辅助技术，实现48V到1V的大降压比转换。解决了传统buck转换器在高频下开关时间短、损耗高的问题，以及开关电容转换器仅在固定比率下高效的限制。

本文提出一种双发射机数字包络跟踪供电调制器，支持200MHz信道带宽和93.6%效率，适用于2G/3G/LTE/NR标准。解决了5G NR中高带宽连续载波聚合下射频功率放大器功耗大的问题。

本文针对设备到设备（D2D）无线快速充电需求，提出了一种27W输出功率的双向无线功率传输（WPT）系统。采用紧凑的单级调节Class-E功率放大器架构，并引入自适应零电压开关（ZVS）控制，在提升输出功率的同时实现高效率和紧凑设计。

本文提出了一种1.2W、峰值效率51%的隔离DC-DC转换器，采用交叉耦合无直通Class-D振荡器，从源头降低EMI，无需传统4层PCB和缝合电容，降低了系统成本和PCB布局难度。

本文提出了一种可重构的电容隔离DC-DC转换器，支持400mW和800mW两种输出功率模式，峰值效率达68.3%。该设计采用电容隔离替代传统变压器，有效减小了系统体积并降低了成本，同时具备良好的共模瞬态抗扰度。

本文提出了一种多模式8K-MAC硬件利用率感知的神经处理单元，采用统一多精度数据路径，在4nm旗舰工艺上实现。该设计旨在满足实时应用中不同性能需求，包括高精度计算、多种深度学习层类型的高效处理以及极低功耗的始终在线运行。

该论文提出了一种65nm工艺的脉动神经CPU处理器，用于结合深度学习与通用计算，通过提高PE利用率和数据局部性来增强端到端性能，解决了深度学习任务中预处理、数据对齐和内存移动导致的执行时间瓶颈问题。

提出了一种基于计算在存储边界（COMB）的神经网络处理器，通过双极位稀疏性优化实现高效计算，并支持可扩展多芯片架构，解决了传统CIM宏中权重数据访问的瓶颈问题。

该论文提出名为Hiddenite的4K处理单元(PE)的隐藏网络推理4D张量引擎，通过利用片上模型构建实现稀疏子网络的高效推理。解决了传统密集神经网络计算量大、资源消耗高的问题，同时保持了与原始密集模型相当的精度。

该论文提出了一款28nm工艺的可重构数字计算存储（CIM）处理器，支持BF16和INT8精度，采用统一的浮点/整数流水线架构，实现了29.2 TFLOPS/W和36.5 TOPS/W的高能效，解决了模拟CIM精度受限的问题。

提出了一种端到端能量高效的数字和模拟混合神经网络SoC（DIANA），用于边缘设备上的高效矩阵向量乘法。通过结合数字和模拟计算的优势，解决了传统单一架构在能效和精度之间的权衡问题。

提出一种名为ARCHON的5比特变化容忍模拟CNN处理器，通过模拟神经元计算单元解决传统模拟MAC频繁使用ADC/DAC的高能耗问题。实现了332.7TOPS/W的极高能效。

本文提出一种模拟矩阵处理器，用于边缘AI实时视频分析，解决了边缘设备上高效、低功耗部署机器学习模型的问题。通过模拟计算实现高吞吐量矩阵运算，支持实时视频推理。

该论文提出了一种0.8V低电压智能视觉传感器，集成了小型卷积神经网络和可编程权重，采用混合模式处理，旨在解决传统成像器加AI加速器方案在低功耗边缘设备中实时推理时的功耗和延迟问题。

该论文提出了一种基于近似算术硬件的全数字内存计算宏（DIMC），用于解决传统模拟混合信号内存计算易受工艺、电压、温度变化影响的问题。在28nm工艺下实现了2219TOPS/W的能效和2569F2/b的面积效率，显著提升了卷积神经网络的推理精度和可靠性。

该论文提出了一种基于RRAM的二进制存内计算宏，在40nm工艺下实现了64kb容量、26.56TOPS/W能效和2.37Mb/mm2密度，相比之前工作密度提升4.23倍且利用率超过75%，有效解决了RRAM存内计算在面积受限集成电路中的实用性问题。

该论文提出了一种在40nm工艺下集成了RRAM和SRAM的存算一体系统，包含嵌入式Cortex M3微处理器，实现了60.64TOPS/W的高能效，并具备ECC纠错能力。解决了存算一体系统中的可靠性、能效和处理器集成问题。

本文在0.8µm金属氧化物薄膜晶体管（TFT）工艺上实现了Flex6502，一款完整的8位柔性微处理器。该处理器能够运行复杂汇编代码，展示了在柔性基板上实现嵌入式控制与信号处理计算的能力，为低成本、超薄物联网电路提供了关键数字处理单元。

本文提出FlexSpin，一种可扩展的CMOS Ising机，集成256个灵活自旋处理单元(PE)，通过旁路机制实现任意自旋交互，并利用多自旋每PE和片内缓冲器架构支持大规模扩展，用于高效解决复杂组合优化问题。

本文针对虚拟现实应用中可穿戴设备间高速低功耗数据传输的需求，提出了一种采用开关电容绝热信令和组合脉冲位置调制的收发器。该收发器在65nm工艺下实现了63.3µW功耗和15Mbps数据速率，解决了现有WiFi和蓝牙功耗过高或带宽不足的问题。

该论文提出了一种用于毫米波相控阵的最优数字波束成形器，在28nm CMOS工艺中实现了660MHz瞬时带宽，解决了毫米波通信中路径损耗大、干扰严重导致的信干噪比下降问题。

该论文提出了一种基于模拟域处理的DP-QPSK相干光接收机，在28nm CMOS工艺下实现了200Gb/s的数据速率和4.6pJ/b的能效，解决了传统ADC-DSP方案在短距光互连中功耗过高的问题。

该论文提出了一种3D集成的100Gb/s PAM-4光发射机，采用分段SiP MOSCAP调制器和2通道28nm CMOS驱动器，实现了2.4pJ/b的高能效，解决了数据中心对高带宽密度和低功耗光互连的需求。

本文提出了一种采用耦合分裂环谐振器的10Gb/s数字隔离器，实现了24kVpk浪涌能力和100kV/µS共模瞬态抗扰度，解决了高速数据隔离中的高电压耐受和共模瞬态问题。

该论文提出一种56GHz分数-N锁相环（PLL），适用于224Gb/s PAM-4多通道发射器，在每通道内实现紧凑低功耗时钟生成。通过优化架构和电路设计，在23mW功耗下实现110fs均方根抖动，满足高速链路对低抖动和分数-N操作的需求。

本文提出了一种具有480倍乘法因子的13.2-17.3GHz子采样锁相环（PLL），在仅6.6mW功耗下实现了-248.1dB的FoM。该设计通过优化子采样结构和比例路径，有效解决了大乘法因子下高频频率合成器的相位噪声与功耗挑战。

本文在5nm FinFET工艺中实现了一个9比特线性、14GHz的积分模式相位插值器，解决了高速SerDes中CDR对低抖动、高分辨率相位插值器的需求，提高了线性度并降低了功耗和面积。

本文提出了一种在28nm CMOS工艺下实现的400MHz 6相全集成降压转换器，通过动态电容技术解决了多相集成电压调节器中的相间电流不平衡问题，实现了1.23W/mm²的功率密度和83.7%的峰值效率。

该论文提出了一种12V/24V转1V的双步降（DSD）电源转换器，通过改进的控制技术实现了56mV的电压跌落和0.9微秒的1%建立时间，以应对3A/20ns的负载瞬态。解决了DSD转换器在快速瞬态响应下的鲁棒控制难题。

针对12V中间总线到低压点负载的高效转换需求，提出一种飞电容交叉连接的DC-DC转换器，采用插入占空比大于0.5的控制策略，实现了超过2倍的瞬态电感性能提升。该拓扑利用飞电容承受半输入电压应力，使大部分开关仅承受半电压，从而可使用低压器件。

本文提出了一种单片集成的3:1降压谐振Dickson转换器，针对低电压应用，通过合并电磁螺旋电感实现了高功率密度。该转换器具备可变调节能力和基于磁性的零电流检测与自动调谐功能，解决了硅集成电感器在混合谐振开关电容拓扑中的挑战。

本文提出了一种可重新配置的电容性sigma转换器，实现了5V输入下98.4%的峰值效率，并能保持大于90%的峰值效率，解决了宽电压转换比下高效能量转换的问题。

本文提出一种2-5MHz多路直流输出混合升压变换器，采用可扩展的转换比提升方案，解决了传统升压变换器在高转换比下占空比大、开关频率受限、电感电流纹波大及效率低的问题，最终实现91%的效率。

该论文提出了一种混合开关电容-并联电感降压转换器，针对便携式可穿戴设备的高电流密度需求，实现了92.9%的峰值效率和0.3A/mm²的电流密度。该设计解决了传统开关电容转换器需要可重构拓扑增加复杂度以及降压转换器效率折衷的问题。

该论文提出了一种基于槽线（slotline）功率合成技术的D波段（110-130GHz）Doherty功率放大器，采用SiGe BiCMOS工艺实现，解决了毫米波/亚毫米波频段硅基功率放大器输出功率低、无源网络损耗大的问题。最终实现了超过22dBm的饱和输出功率。

本文提出了一款在65nm bulk CMOS工艺中实现的1V供电、92-102GHz功率放大器，采用可扩展的128-to-1功率合成器，实现了32.1dBm输出功率和15%峰值PAE。该设计解决了毫米波频段低电压下高输出功率和高效率的挑战。

该论文提出了一种28GHz紧凑型3路变压器基并行-串行Doherty功率放大器，解决了5G毫米波通信中功率放大器在深度功率回退时效率严重下降的问题。通过创新的3路Doherty结构，在6dB和12dB功率回退处分别实现了20.4%和14.2%的功率附加效率。

本文提出了一种覆盖26-39GHz的宽带超紧凑高线性度无开关混合N/PMOS双向PA/LNA前端，用于5G毫米波大规模MIMO系统。该设计通过无开关架构和混合晶体管结构实现了面积高效和双向性能，解决了毫米波前端集成中的紧凑性和线性度挑战。

该论文提出了一种宽带毫米波VSWR鲁棒的真功率检测器和阻抗传感器，支持单端天线接口，解决了天线阻抗变化对功率放大器性能的影响问题。通过联合检测真功率和阻抗，实现了在K/Ka波段（24-40GHz）的稳定工作。

该论文提出了一种工作频率为1-18GHz的分布式堆叠互补三平衡无源混频器，集成了LO驱动器，实现了高达33dBm的IIP3线性度。解决了宽频MIMO应用中CMOS混频器线性度不足的问题。

本文介绍了Ponte Vecchio（PVC），一个异构的petaop级3D处理器，由47个功能块组成，跨越五个工艺节点，通过Foveros和EMIB技术连接，实现单芯片操作，旨在支持可扩展的百亿亿次超级计算。

本文介绍了英特尔下一代至强可扩展处理器Sapphire Rapids，通过增加核心数、超过100MB共享L3缓存、支持DDR5内存和PCIe/CXL/UPI高速互连，提升了服务器处理器的性能和可扩展性。该处理器旨在满足数据中心对高计算密度和内存带宽的需求。

本文介绍了IBM Telum微处理器，一款用于下一代IBM Z系统的16核、5+GHz双芯片模块。该处理器旨在显著提升系统性能，解决了企业级高吞吐量和可靠性的需求。

该论文介绍了POWER10™处理器，一款面向企业级工作负载的16核SMT8服务器处理器，采用7nm工艺，实现了2TB/s的片外带宽，并采用双向高带宽竞赛赛道互连结构。

该论文介绍了一款采用5nm工艺的Tri-Gear ARMv9 CPU子系统，集成于5G旗舰移动SoC中，通过避免使用低阈值电压器件来降低泄漏功耗并扩展核心的可用电压频率范围，实现了3.4GHz的高频运行。

本文提出了一款基于16nm工艺的784核数字信号处理器阵列，采用多层交换盒互连和2×2 dielet组装技术（10μm间距），实现了785GMACs/J的高能效。该处理器作为粗粒度可重构阵列（CGRA），支持多程序运行时重构，在能效上接近专用加速器（2-10倍以内），解决了传统FPGA缺乏时间动态性和CGRA能效差距的问题。

介绍了AMD第二代7nm x86-64微处理器核心Zen3的微架构设计，实现了首次重大架构重新设计，显著提升了单线程性能和能效。通过统一L3缓存、优化前端和执行单元等改进，增强了指令级并行性和缓存效率。

本文提出了一种用于干电极的生物阻抗接口芯片，通过电流失配消除和输入增强技术，实现了0.5mΩ/√Hz的低噪声和106dB的高信噪比，面积仅0.45cm²，适用于可穿戴健康监测中的阻抗心动图应用。

本文提出了一款8通道非接触式心电图记录芯片，采用时分复用技术，能够耐受高达20Vpp的共模干扰，解决了长期穿戴式ECG监测中环境干扰导致的信号质量下降问题。

本文提出了一种0.7V供电、10kHz带宽、560mVPP输入范围的真正ExG生物电位采集系统，实现了17fJ/step的FOMW和178.1dB的FOMSNDR，解决了传统系统寄生敏感性和低输入阻抗的问题。

本文提出了一款256通道的闭环神经调控SoC，支持脑活动分类与神经调控，每分类能耗仅0.227µJ，解决了现有SoC通道数少（8-32）和通用性差的问题。

该论文提出了一种微型化无线神经植入物，利用体耦合数据传输和功率传输技术，无需物理线缆，解决了传统植入物依赖外部硬件导致组织损伤和感染的问题，实现了在自由行为动物中进行稳定、高保真的神经记录。

本文提出了一种可重构子阵列复用的微电极阵列系统，集成了24,320个电极和380个读出通道，用于研究大脑中单个神经元和突触的电活动。该系统解决了传统成像和标记方法无法覆盖大面积细胞分布的问题。

本文提出一种基于重建自由稀疏采样的SpO2传感器，通过避免传统稀疏采样后的信号重建步骤，直接处理稀疏数据，从而大幅降低系统功耗。该传感器实现了70%的系统功耗降低，适用于连续监测血氧饱和度，尤其对COVID-19等呼吸疾病早期检测具有重要意义。

该论文提出了一款用于颈带式血压和心血管监测的基线追踪阻抗体积描记图IC，实现了145.2dB的动态范围。通过相位同步器校准使解调相位与输入相位匹配，相比传统仅I路基线消除可获得最大√2倍的信号幅度。

该论文提出了一种采用14nm FinFET工艺的低温CMOS低功耗半自主量子比特状态控制器，旨在解决可扩展量子计算中对大量物理量子比特高效控制的需求。通过半自主架构和低温优化设计，实现了低功耗和高集成度的量子比特状态控制。

该论文实现了一款用于超导量子比特的低温CMOS控制器芯片，集成了完整的频率发生器。它能够在4K稀释制冷机环境中工作，以控制位于10mK的量子比特，解决了可扩展量子计算中的低温控制挑战。

该论文提出了一种用于量子计算控制的低温SiGe BiCMOS混合Class B/C模式切换VCO，实现了201dBc/Hz的优值和4.2GHz的频率调谐范围。通过模式切换技术，在低温环境下优化了相位噪声和功耗，解决了量子处理器与经典控制电路之间互连的紧凑性和可靠性问题。

本文提出了一款同时支持WiFi和蓝牙反向散射的组合芯片，通过全反射相控多天线实现波束赋形，解决了传统反向散射通信距离有限且缺乏BLE IC实现的问题。

该论文提出了一种108nW、0.8mm2的模拟语音活动检测器（VAD），采用时域卷积神经网络（CNN）作为可编程特征提取器，解决了传统VAD因全带宽高分辨率数据转换导致功耗过高的问题，实现了超低功耗始终在线语音检测。

该论文提出了一款23µW太阳能供电的关键词唤醒ASIC，采用基于环形振荡器的时域特征提取技术，解决了传统FFT特征提取器功耗高、延迟大的问题。

该论文提出了一种基于终极事件驱动（UED）的无时钟脉冲神经网络（SNN）芯片，用于AIoT设备的唤醒功能。通过异步脉冲传播和处理，实现了82nW的超低功耗、0.53pJ/SOP的高能效和40µs的低延迟，解决了传统AIoT设备在随机稀疏事件下的高功耗和延迟问题。

本文提出一种级联PLL架构，由第一级LC-PLL和第二级RO-PLL组成，并采用可编程双对齐技术，实现了204fs的积分抖动（100kHz至100MHz）。该设计有效抑制了带内相位噪声，解决了传统PLL在大分频比下抖动恶化的问题。

该论文提出了一种基于环形DCO的5.2GHz分数N数字PLL，通过1/8 DTC范围缩减技术实现了188fsrms的低抖动和-243dB的FoMjitter，解决了环形振荡器高抖动的问题。

该论文提出了一种基于时间模式算术单元的分数-N数字锁相环，通过精确抵消预测的瞬时时间偏移来最小化相位检测器输入范围，从而改善线性度和抑制噪声。芯片在2.6-4.1GHz频率范围内实现了-249.4dB FoM和-59dBc分数杂散性能。

该论文提出了一种亚100MHz参考驱动的25-28GHz分数N锁相环，解决了高频下参考相位噪声被大分频比N放大以及振荡器电容调谐导致Q值下降的难题，实现了-250dB的FoM。

本文提出了一种基于II型齿轮变速技术的分数N bang-bang锁相环，实现了68.6fsrms的总集成抖动和1.56µs的锁定时间，解决了移动通信中对超低抖动和频率捷变本地振荡器的需求。

本文提出了一种基于无晶振跳频接收机的长距离窄带射频定位系统，解决了GPS拒止环境下室内非视距场景中分米级精度与公里级覆盖的定位难题。该系统通过跳频技术实现低功耗窄带通信，并利用到达时间差进行高精度定位。

该论文提出了一种用于脑皮层内神经记录的经皮IR-UWB遥测系统，采用混合脉冲调制技术，实现了1.66Gb/s的数据速率和5.8pJ/b的能效，解决了高密度神经电极阵列无线数据传输的带宽和功耗瓶颈。

本文提出了一款采用22nm CMOS工艺、面积为0.84mm²的BLE收发器，通过自IQ相位校正技术实现了39dB的镜像抑制，并集成了片上天线阻抗匹配网络。该设计旨在降低物联网无线传感器节点的成本和功耗。

该论文提出了一款功耗仅266µW的蓝牙低功耗（BLE）接收机，采用N-Path无源Balun-LNA和流水线下混频基带提取技术，解决了超低功耗下高灵敏度与噪声/线性度之间的权衡问题。

本文提出一种采用双啁啾调制的超低功耗接收机，在110µW功耗下实现2.5kb/s数据率和-103dBm灵敏度，并达到-41dB的信干比（SIR），解决了传统OOK调制接收机在拥挤频谱中易受干扰的问题。

针对LPWAN应用中接收器高功耗导致无法始终开机待机的问题，提出了一种具有可重构数据/占空比唤醒接收器的LPWAN无线电，通过集成数据接收和低功耗唤醒功能，实现了低功耗待机下的实时响应。

本文提出了一种基于VCO的3阶噪声整形ADC，采用伪虚拟地前馈线性化技术，在低功耗下实现了高精度。该设计解决了传统ΔΣ ADC在先进工艺节点中高性能放大器设计困难的问题，适用于物联网和分布式传感器节点。

该论文提出了一种采用浮置反相放大器（FIA）和动态体偏置辅助的相关电平转换（CLS）技术的2-0 MASH模数转换器（ADC），在1kHz带宽内实现了94.0dB的SNDR，功耗仅2.87µW。该设计解决了传统MASH结构中因积分器增益不足导致的量化噪声泄漏问题，实现了高精度低功耗的噪声整形。

本文提出了一种采用单端环形放大器积分器的单环ΔΣ调制音频ADC，在180nm工艺下实现了0.0375mm²的小面积和203.5µW的低功耗，动态范围达到108.8dB。通过伪伪差分架构有效消除了闪烁噪声，适用于电池供电的消费电子设备。

这篇论文提出了一款采用28nm CMOS工艺的6GHz采样率、2比特连续时间ΔΣ ADC。通过数字DAC误差校正技术，实现了-101dBc的总谐波失真（THD）和120MHz带宽，解决了宽带高线性度ADC的设计挑战。

该论文提出了一种低过采样率（OSR<8）的四阶噪声整形逐次逼近寄存器（NS-SAR）模数转换器，通过浮空反相放大器（FIA）辅助的EF-CRFF结构实现高阶噪声整形，并采用噪声抑制的推挽缓冲器来提升功耗效率，最终实现了84dB SNDR的高分辨率。

该论文介绍了基于超导量子处理器的超越经典计算技术，实现了超越当前最强超级计算机的计算能力，并执行了能够检测和纠正位翻转或相位翻转错误的量子纠错码。

本文讨论了超导量子系统设计中的关键考量，特别强调了量子处理器作为扩展对象的特性，其功能分布在相距数米的量子比特平面和控制系统之间。论文为量子系统设计提供了指导性框架。

本文探讨了增强现实（AR）作为下一代人机计算前沿，重点分析了AR眼镜对图像传感器和计算系统的严苛需求，包括多摄像头、超低功耗、宽动态范围和低光灵敏度等。论文提出了满足全天候佩戴约束的传感器与计算架构设计方向。

该论文介绍了一种通过混合键合技术将64MB堆叠缓存附加到7nm x86-64 CPU上的3D V-Cache实现。它扩展了Zen3处理器的L3缓存从32MB到96MB，提供高达2TB/s带宽和平均15%的游戏性能提升，同时描述了混合键合技术、架构设计、DFT及实测结果。

该论文提出了一种利用谐波选择技术的24至71GHz CMOS相控阵接收机，解决了多频段5G FR2接收中LO频率覆盖范围大、功耗高的问题。通过谐波选择技术，实现了宽频带覆盖和低功耗，同时保持了高镜像抑制能力。

该论文提出了一款24-30GHz、256单元双极化5G相控阵，支持超过30,000个波束的快速波束切换，解决了5G毫米波基站覆盖距离和波束管理挑战。

本文提出了一种混合耦合器优先的5GHz噪声消除双模接收机，通过结合电流模式和混频器优先架构的优势，解决了sub-6GHz应用中带内线性度与噪声系数之间的折衷问题。该接收机在电流模式下实现了+10dBm的带内IIP3和1.7dB的噪声系数。

该论文提出了一种采用单路径数字中频架构的接收机，利用单个整数锁相环实现了5分量载波聚合（Inter/Intra 5-CA），解决了多载波接收机需要多个本振或复杂架构导致的功耗和面积问题。

本文提出了一款192Gb容量、12层堆叠、带宽达896GB/s的HBM3 DRAM，通过TSV自动校准方案和基于机器学习的布局优化技术，解决了高带宽存储器中TSV信号完整性和布局效率问题。

该论文提出了一款16Gb容量的GDDR6 DRAM，采用T-coil、合并MUX发射器、优化WCK操作和替代数据总线等创新技术，实现了27Gb/s/pin的数据速率。解决了高速DRAM接口中的信号完整性、功耗和频率覆盖范围等关键问题。

本文提出了一款16Gb容量、9.5Gb/s/pin数据速率的LPDDR5X SDRAM，通过动态电压频率缩放（DVFS）和偏移校准技术实现了低功耗运行，解决了高性能移动DRAM的功耗问题。

提出了一种基于反相器的单端4抽头前馈均衡发射机，用于DRAM接口，实现了20 Gb/s/pin的数据率、1.18pJ/b的能效和1149µm²的面积。通过匹配远端端接50Ω改善信号完整性，并采用加法-only结构简化电路。

本文提出了一种用于HBM接口的TIA端接双码收发器，通过边缘延迟均衡、ECC和失配校准技术，在10 Gb/s速率下实现了0.385 pJ/bit的能效，解决了高带宽内存接口中功耗与数据速率之间的矛盾。

本文提出了一种电容驱动的片上链路，通过结合前馈均衡（FFE）和地强制偏置技术，在5.6mm的DRAM全局总线长度上实现了12.0Gb/s/线的数据速率和78.8fJ/b/mm的能效。该设计解决了传统中继器驱动片上互连的功耗和面积限制，提高了DRAM接口的带宽效率。

该论文提出了一种采用单端DECS收发器的20 Gb/s/pin接口，通过无CDR的自切片和自动解串技术，提高了对数据抖动的容忍度，并减少了时钟和数据路径失配的影响。

针对LPDDR5移动DRAM中电源噪声引起的时钟抖动问题，提出了一种带二阶自适应补偿的时钟分配网络，在低功耗下有效抑制了抖动。

提出了一种采用3D逻辑与DRAM混合键合技术的近存储计算引擎，专为推荐系统设计，实现了184QPS/W的能效和64Mb/mm2的存储密度，解决了AI系统中内存带宽和容量瓶颈问题。

该论文提出了一款基于近似计算的Transformer处理器，采用渐进式稀疏推测和乱序执行技术，在28nm工艺下实现了27.5TOPS/W的能效。通过BESA PE（位级近似计算）降低MAC能量40.8%，在GPT-2情感分析任务中达到89.6%准确率，仅比精确计算低0.4%。

该论文提出了一种基于全数字位线转置计算-in-memory（CIM）的稀疏Transformer加速器，采用28nm工艺，实现了15.59µJ/Token的高能效。针对Transformer注意力机制中的动态矩阵乘法和稀疏性问题，通过流水线/并行恢复技术减少了数据移动和计算开销。

该论文提出了一种名为ReckOn的28nm亚平方毫米任务无关脉冲递归神经网络处理器，支持片上学习，解决了边缘设备在数据分布变化下的自适应问题。通过创新的学习算法和硬件设计，实现了在长时间尺度上的在线学习，同时满足严格的功耗和面积约束。

该论文提出了一种完全自主的多输入单电感多输出能量收集与电源管理平台，通过集成最大功率点跟踪和多模态冷启动技术，实现了32nA的超低静态电流和1.2×10^5的动态范围，解决了自供电物联网设备中多源能量收集与高效电源管理的难题。

该论文提出一种基于0.18µm BCD工艺的130V摩擦电能量收集接口，采用可扩展的多芯片堆叠偏置翻转和菊花链结构，解决了TENG高电压（~110V）与集成电路兼容性的问题。

本文提出了一种用于双电池智能手机的可重构串并联充电器，在直接充电模式下实现了89W功率和97.7%的效率，解决了串联充电时系统供电需要额外转换器的问题。

本文提出了一种工作在triode区的模拟LDO，采用分布式增益增强和动态负载电流跟踪技术，在Intel 4工艺下实现0.76V输入电压和4A输出电流，旨在解决低 dropout 电压下高PSR的需求。

该论文提出了一种码变化不敏感的实时动态元件匹配（RT-DEM）算法和电路技术，用于音频解码器，解决了码间干扰、多晶电阻非线性引起的三次谐波失真以及交叉失真问题，实现了-117dBc THD（-132dBc HD3）和126dB动态范围。

本论文提出了一种数字输入Class-D音频放大器，通过电源电压缩放技术提升移动设备中的输出功率并保持高效率，同时实现了8倍的抖动效应降低，达到了121dB动态范围和0.0017% THD+N的高性能。

提出了一种无电阻的Class-D压电扬声器驱动器，采用双电压/电流反馈技术抑制LC谐振，实现了-91dB THD+N的高保真性能，同时提高了效率。

提出了一种名为BatDrone的超声成像系统，采用片上逐体素接收波束聚焦架构，实现了9.83M焦点/秒的成像速度和7.76µs的低延迟，适用于7米距离的超声成像，解决了传统系统延迟高、处理能力有限的问题。

本文提出了一款用于导管式高帧率3D超声成像的专用集成电路，集成了65V高压发射器和共享混合波束成形ADC，解决了微型探头中信号质量与连接数量的矛盾。

该论文提出了一种用于高分辨率3D超声成像的收发器ASIC，实现了100µm间距匹配和1.2mW/通道的低功耗。通过基于Boxcar积分的RX微波束形成器，解决了高频换能器阵列集成中的功耗和面积挑战。

该论文提出了一种电子可调谐的多频空气耦合电容式微机械超声换能器（CMUT）接收阵列，用于水下物联网中的超声通信。通过解决水-空气界面的大信号衰减问题，实现了低于100微帕的最小可检测压力。

该论文提出了一种多模、超低功耗的4通道语音识别前端芯片，采用自DOA校正自适应波束成形技术，解决了传统固定波束成形在可变噪声环境下抑制效果差的问题。芯片在157µW功耗下实现了80dBA的SNDR，适用于耳塞、手机等设备的自动语音识别。

本文提出了一种单芯片全集成生物识别智能卡SoC，实现了最低1.05A/m的磁场强度，传输时间达到1014.7ms，解决了支付卡应用中生物识别认证的集成度和功耗问题。

提出了一种用于癫痫发作预测的神经信号处理器，实现了每分类仅消耗96.2nJ的超低能耗，通过可适配智能技术适应不同患者的脑电特征，解决了植入式闭环神经调控系统对实时、低功耗癫痫检测的需求。

该论文提出了一种用于双层3D分解显示的光场分解处理器，能够以31fps的帧率处理7×7视角的高清光场，实现全视差裸眼3D观看体验。通过将光场分解为双层显示视图，解决了传统裸眼3D技术在景深、视场角和分辨率之间的权衡问题。

该论文提出了一款名为DSPU的深度信号处理单元，在281.6mW功耗下实现实时密集RGB-D数据采集与深度学习处理，解决了传统ToF传感器功耗高且在极端反射率区域深度提取失败的问题。

该论文提出了一款28nm工艺的敏捷密码处理器，用于后量子密码学，支持多种数学问题（如格、编码、多变量）的密钥封装和数字签名。通过高效架构实现了48KOPS的吞吐量和3.4µJ/Op的能效，解决了后量子密码标准对高吞吐量、灵活性和多算法支持的需求。

该论文提出了一种基于机器学习的目标性功率补偿方法，用于后硅硬件安全补丁，以对抗侧信道攻击。通过动态调整功率消耗来掩盖密码操作中的信息泄露，从而在不重新设计芯片的情况下提升安全性。

针对神经网络硬件加速器在低功耗IoT节点中面临功耗侧信道攻击的风险，提出了一种基于阈值实现（Threshold Implementation）的加速器设计，同时保护模型参数和输入数据不被泄露。该工作在硬件层面实现了对神经网络计算的掩码防护，有效抵御基于功耗的侧信道攻击。

该论文提出了一种在Intel 4 CMOS工艺上实现的8.3-18Gbps可重构AES引擎，通过双核架构和盲体偏置技术抵抗侧信道攻击，解决了传统防护方法无法抵御强大攻击者的问题。

本文提出了一种224Gb/s PAM-4 SerDes接收器，实现了31dB损耗补偿和1.41pJ/b的能效，满足数据中心对高带宽、低功耗电接口的需求。

本文提出一款基于ADC-DSP的112.5Gb/s PAM-4长距离收发器，采用5nm FinFET工艺，能够补偿超过50dB的信道损耗。接收机DSP包含22抽头FFE、1抽头DFE和可移动的8抽头浮动抽头FFE，有效消除反射和基线漂移。

本文提出了一种用于中距离应用的112Gb/s有线收发器，采用28nm CMOS工艺，接收端使用4抽头前馈均衡器（FFE）替代传统的判决反馈均衡器（DFE），以解决高速率下的反馈时序问题。实现了2.29pJ/b的能效，适用于高损耗链路。

本文提出一款采用7nm FinFET工艺的182mW、1-60Gb/s可配置PAM-4/NRZ收发器，针对大规模ASIC集成的功耗和面积限制进行了优化，满足了下一代数据中心交换机对高速、低功耗连接的需求。

该论文提出了一种用于小芯片（chiplet）间超短距离（XSR-MCM）通信的1.6Tb/s PAM-4收发器，单通道速率达113Gb/s。关键技术是动态接收端驱动的发送端前馈均衡器（TX-FF）自适应，通过单端曼彻斯特编码令牌式背通道实现DAC更新，提高了功耗效率并实现了更精细的抽头控制。

本文提出一种50Gb/s PAM-4双向塑料波导链路，利用基于PI的Costas环实现载波同步。通过初始化时校正极性反转并由Costas环锁定相位偏移，实现了低功耗、高能效的载波恢复。该架构简单且对带宽要求宽松，适合高速数据通信。

本文实现了一款1Tb容量、4b/单元（QLC）、4平面、162层堆叠的3D NAND闪存芯片，并集成了2.4Gb/s的高速I/O接口，旨在提升存储密度和数据传输速率。

本文实现了一款1Tb容量、4b/cell的3D-NAND闪存，采用176层技术和CMOS-under-the-Array架构，通过4独立平面读取提高并行性，位密度达到14.7Gb/mm2。

论文介绍了一款1Tb容量、3bit/单元的第八代3D NAND闪存，实现了164MB/s的写入吞吐量和2.4Gb/s的接口速度，以满足数据量指数增长对更高密度和更快速度的需求。

本文提出了一款512Gb的存内计算3D NAND闪存，支持相似向量匹配操作，适用于边缘AI设备。该设计在3D NAND中直接实现计算，解决了传统架构中数据移动的瓶颈，适用于人脸搜索和音频纹理等机器学习任务。

该论文提出了一种基于正反馈的噪声消除低噪声放大器（LNA），利用Gm增强技术实现宽带匹配和噪声抑制。在28nm CMOS工艺下，实现了0.0078mm²的极小面积和3.4mW的低功耗，适用于宽带接收机前端。

该论文提出了一种基于电压插值器的分数-N类型I采样锁相环（PLL），工作在2-2.48GHz频段，采用22nm FinFET工艺。它解决了传统数字PLL中量化噪声和杂散问题，同时辅助快速晶体启动，实现低抖动、小面积和低功耗，适用于物联网应用。

该论文提出了一种9-12GHz的耦合旋转行波振荡器（RTWO）FMCW全数字锁相环（ADPLL），用于解决FMCW雷达中短线性调频持续时间与低相位噪声之间的权衡问题。通过采用耦合RTWO结构，实现了97fs RMS抖动和-120dBc/Hz @1MHz偏移的相位噪声，同时支持12.5ns的快速回扫时间和2µs的线性调频时间。

该论文提出了一种基于串联谐振的BiCMOS压控振荡器(VCO)，通过优化电感与电容的串联谐振网络，在10GHz载波频率下实现了-138dBc/Hz@1MHz偏移的相位噪声和-190dBc/Hz的优值(FoM)，解决了5G及未来无线通信中对极低相位噪声的需求。

本文提出了一种在22nm FinFET工艺中实现的双核三模VCO，覆盖7.1-16.8GHz频率范围，面积仅0.049mm2，并达到200dB的FoMA。该设计解决了多标准通信设备对宽频率调谐范围和高品质因数的需求。

本文提出一种基于可扩展网格拓扑的多核基频振荡器，工作频率范围为53.6-60.2GHz，实现了-136.0dBc/Hz@10MHz偏移的优异相位噪声性能，解决了毫米波高速通信中本地振荡器相位噪声要求严苛的问题，避免了使用次谐波振荡器和倍频器带来的面积和功耗开销。

本文提出了一种基于PIN二极管的2×3互耦太赫兹辐射阵列，在425GHz实现了18.1dBm的等效全向辐射功率（EIRP），具有高功率效率，解决了硅基太赫兹生成效率低的问题。

一款集成2抽头FFE和2抽头直接反馈DFE的100Gbps PAM-4光接收器

本文提出了一种低功耗九抽头滑动块决策反馈均衡器（SB-DFE），用于112Gb/s PAM-4长距离有线接收器，采用7nm FinFET工艺。

提出一款12nm工艺的自动驾驶处理器，支持ASIL D安全等级，CNN处理性能达604 TOPS，能效比138 TOPS/W。

提出一种共模复制技术，实现130dB CMRR和50GΩ输入共模阻抗的仪表放大器。

一款基于DAC的224Gb/s PAM-4四分之一速率发射机，采用10nm FinFET工艺，具有8抽头FFE和低抖动时钟分布网络。

提出一种基于半速率时钟架构的GDDR6 DRAM，实现24 Gb/s/pin的高带宽性能。

三星3GAE EUV技术实现256Mb GAA 6T SRAM，采用ADBL和ACP方案降低SRAM最小电压。

40纳米工艺64Kb RRAM宏单元，支持1-8位可编程向量矩阵乘法，峰值能效达56.67 TOPS/W。

65nm CMOS工艺下基于6T-SRAM存内计算的图像去噪方案，能效比达51.3 TOPS/W。

28nm CMOS工艺下实现56Gbps低功耗NRZ接收器

一款7纳米四核混合精度AI芯片，支持FP16、HFP8、INT4和INT2计算精度，用于高效深度学习训练和推理。

提出一种时钟相位复用技术，显著提升离散时间带通滤波器的阻带抑制性能。

提出了一种带有背景两点DTC校准的分数-N数字MDLL，实现低抖动和低杂散。

通过集成PAM-4技术，GDDR6X DRAM实现了单端信号传输下22Gbps的速率提升。

一款采用16nm FinFET工艺的八核144GHz RISC-V向量处理器SoC，集成可编程精度向量加速器。

一种采用压缩感知和增强量化的片上电源噪声分析器，显著提升测量速度和精度。

28nm CMOS工艺下实现200Gb/s PAM-4和100Gb/s NRZ的发射机，优化带宽和摆幅

50Gbps SiGe BiCMOS光电接收器的模拟前端设计，采用3D集成技术实现高效能

提出一种高谐波抑制的多比率毫米波频率倍增器设计

通过动态下垂分配和自适应时钟技术提升SIMO数字SoC能效

一种SRAM架构，集成真随机数生成器和多比特物理不可克隆功能，实现低成本硬件安全。

2021年IEEE ISSCC精选论文特辑，涵盖有线、数字电路、机器学习等多个领域的前沿研究。

提出一种低功耗高线性度的被动混频器优先接收器，适用于物联网应用。

提出动态电压堆叠方案，降低物联网MCU睡眠功耗38%

基于存内计算的可编程神经网络推理加速器，支持高效并行计算。

Syn-STELLAR提出了一种抗侧信道攻击的AES-256加密技术，通过数字友好的电流源和反馈机制提升安全性。

本文介绍了IEEE固态电路学会的组织结构和联系方式。

Vega是一款面向物联网终端节点的十核SoC，支持DNN加速和认知唤醒，具有超低功耗和高能效。

本文提出了一种无需参考和独立频率检测器的单环路全速率Bang-Bang时钟数据恢复电路，支持PAM-4模式，具有宽频率捕获范围和高能效。

提出一种低复杂度频率均衡技术，降低PWM残留混叠失真，实现低THD+N和低静态电流。

提出一种新型2D可扩展辐射器阵列，通过优化设计和集成方法，在硅基THz源中实现了最高EIRP和效率。

提出了一种125GHz分数-N型I采样PLL，采用数字相位误差校正技术，实现低抖动和高性能频率合成。

一种基于开关、电容和升压变压器的N路径无源低噪声放大器，具有高线性、可调谐和高Q值特性。

一种采用高能量噪声比脉冲注入的510皮瓦32kHz晶体振荡器，实现超低功耗和宽温范围工作。

28nm CMOS工艺下采用时间域LSB解码器和S/H技术的56Gb/s PAM-4接收器

开发适用于工业机器人手臂的6 Gb/s旋转非接触连接器，实现高速可靠无线数据传输。

提出一种基于电荷共享锁定技术的毫米波频率合成器，结合数字频率跟踪环路优化性能。

提出一种新型逆F类23振荡器，采用2:3变压器实现低谐波阻抗，降低相位噪声。

提出一种基于槽线的高效宽带毫米波功率放大器，采用新型功率合成技术实现高输出功率和低损耗。

65nm CMOS工艺的Ka波段卫星通信收发器，具有高线性发射器和双通道接收器。

提出一种低抖动和低杂散的电荷采样锁相环，采用新型电荷域子采样相位检测器。

提出一种基于逆变器的下垂检测器和双模式逻辑（DML）技术，有效缓解电源下垂引起的时序错误。

提出一种基于点云的流水线神经网络处理器，用于移动设备中的3D视觉系统，优化了采样分组层和卷积层的加速。

一种采用频率扰动检测/校正环路的宽锁定范围低抖动12-14.5 GHz SSPLL

一款140 GHz八元素晶圆级中频波束成形相控阵接收器，具有低噪声和高数据速率。

在65nm CMOS工艺中实验验证了基于嵌入式NAND闪存的存内计算阵列神经网络硬件。

提出一种低成本ISI加扰技术，结合DEM消除DAC中的非线性失真。

28nm近阈值DSP处理器中通过时序错误检测与校正技术降低设计裕量，显著减少能耗。

提出一种基于随机频率相位检测器的连续速率CDR设计技术，实现6.4-32Gb/s捕获范围和0.96pJ/b能效。

一款用于生物阻抗传感的超低功耗、低失真正弦电流发生器IC

提出一种双频段双层毫米波收发器，用于混合MIMO系统，具有低复杂度和高能效。

该论文更正了原论文中图4的错误。

16nm SoC SMIV集成了Arm Cortex-A53、eFPGA和缓存一致性加速器，适用于物联网设备的高效能计算。

IEEE JSSC期刊论文的标题和摘要信息

提出一种基于6T SRAM的双向转置存内计算宏，支持AI边缘设备的高效能乘加运算

本文提出一种基于摆幅增强浮点逆变器的ΔΣ调制器，实现94.1dB动态范围和4µW功耗。

一种采用伪随机相位切换调制和Class-G谐波抑制功率放大器的宽带物联网发射机

一种无需校准的14位过采样SAR ADC，采用失配误差整形和预比较技术，实现103dB SFDR。

一种20MHz带宽、79dB SNDR的SAR辅助噪声整形流水线ADC，具有优化的噪声传递函数零点和背景校准功能。

一款高灵敏度2.4GHz唤醒接收器，采用包内占空比技术实现超低功耗。

提出了一种基于环形振荡器的低抖动数字分数-N频率合成器，采用频率倍增器和优化TDC等技术。

40纳米工艺下基于电压感知的RRAM内存计算宏单元，实现118.44 TOPS/W能效

一款50Gb/s PAM-4硅光发射器，采用集总段MZM设计，实现高带宽和线性调制。

一种基于PWM-LO的宽带频谱信道化器，具有子带增益控制功能。

一种无需校准的高能效IC，用于实时优化谐振感应电流模式功率接收器的能量存储效率。

提出一种低功耗、面积高效的植入式神经记录系统，支持高密度神经植入应用。

提出阻抗引导啁啾注入技术，实现晶体振荡器快速启动。

毫米波频段高效数字极化发射机，采用四路串联Doherty合路器提升深度功率回退效率。

本文提出了一种基于复杂RC阻抗IQ平衡的频率锁定振荡器，用于全集成片上频率参考。

提出一种8位共享指数偏置浮点数神经网络训练处理器，支持高性能低精度训练。

28nm CMOS工艺下实现56Gb/s能效1.28pJ/b的电压模式VCSEL光发射机

提出一种可扩展的CMOS伊辛计算机，具有稀疏和可重构的自旋互连，用于解决NP难组合优化问题。

基于人体通信的无线体感反馈系统，用于瘫痪手部触觉恢复

一种采用输入电平感知CDR的18.24Gb/s、0.93pJ/bit接收器

65nm CMOS工艺下85GHz八路四级功率放大器，采用变压器功率合成/分配器，工作频率超过自谐振频率。

利用电准静态谐振人体通信实现人体长度无关的无线供电与通信。

采用网格搜索算法的混合放大器优化开关序列，提升效率并降低误差电流。

2021年定制集成电路会议（CICC）特别专栏，展示虚拟会议中的前沿技术与教育成果。

一种基于磁电效应的无线供能与编程生物植入系统，支持多站点协同刺激。

提出GaN功率电路的高效栅极驱动技术，实现20MHz高频开关和84.9%峰值效率。

提出一种无SAW滤波器的多模直接射频发射机，具有高动态范围和低带外噪声。

IEEE JSSC期刊由IEEE固态电路学会出版，提供固态电路领域的最新研究和技术进展。

一种基于环形放大器的动态流水线-SAR ADC，采用背景校准技术实现高精度和低功耗。

提出一种双环路架构的D类音频放大器，抑制LC滤波器非线性49dB，THD达-121.5dB。

7nm FinFET工艺下1.24pJ/b能效的112Gb/s PAM4收发器芯片设计

一种用于5G网络的28GHz无线供电相控阵中继收发器

采用低压GaN nMOS功率晶体管的高频高密度降压转换器，峰值效率达94.2%。

一种用于物联网的超低功耗温度补偿晶体振荡器，通过分段线性温度补偿实现高精度

提出一种基于Delta Sigma调制的采样平均共模反馈技术的声学模拟前端，具有稳定的高通频率拐点和低功耗特性。

一种光耐受无线神经记录IC，用于运动预测，支持近红外光供电和数据遥测。

提出一种患者特异性闭环癫痫管理SoC，具备一次性学习和在线调谐功能，实现高精度癫痫检测与抑制。

提出一种自适应增益失配的两点调制II型数字PLL，实现快速线性调频且无稳态频率误差。

提出一种基于边缘组合器的毫米波开关电容RFDAC，通过时钟频率三倍提升实现高效Ka波段操作。

CHIMERA是一款基于40nm CMOS工艺的非易失性边缘AI加速器，支持训练和推理，采用RRAM技术。

提出一种用于4G LTE和5G NR的双频带高效射频功率放大器供电调制器架构

2021年VLSI电路研讨会论文集介绍，展示了虚拟平台互动交流的创新方式。

提出了一种基于14nm CMOS工艺的256×256内存计算核心，集成多级相变存储器，实现高效计算。

提出一种无OTA的1-1 MASH ADC，采用全被动噪声整形SAR VCO ADC结构，实现高能效转换。

OmniDRL是一款面向边缘设备的高效能深度强化学习处理器，通过数据压缩和稀疏训练降低内存访问。

提出SRAM写入和性能辅助单元，解决互连电阻增加导致的写入能力和性能下降问题。

本文介绍了一种基于微环调制器的4波长WDM光发射器，支持112 Gb/s速率，采用光电流热控制方案。

IEEE固态电路期刊的出版信息及编辑团队介绍

Versa是一款能效优化的36核脉动多处理器，支持动态重构互连和内存。

首款基于CMOS的0.31-THz轨道角动量(OAM)波收发芯片，支持动态模式切换与模式识别。

提出一种基于有效权重的量化网络加速处理器，优化CNN处理效率。

22nm FinFET CMOS工艺下实现的高能效128Gb/s单端PAM4线性TIA

22nm FDSOI CMOS高线性度有源巴伦，实现44-dBc HD3和1.5V p-p输出摆幅

利用MIMO阵列实现高吞吐量无密钥定向安全通信

提出一种基于PAM-4的四通道复用和级联CDR的256Gb/s接口，用于高带宽大容量NAND闪存系统。

一种采用脉冲密度调制的32MHz 34μW温度补偿RC振荡器，通过双温度修调和电阻温度系数补偿实现高精度频率输出。

5G FR2频段功率放大器集成功率检测器，实现闭环EIRP控制

提出一种采用容错插值技术的9位500MS/s 2位/周期SAR ADC，通过延迟决策提高线性度。

基于切片时变架构的双通道高线性滤波混叠接收器前端设计

本文介绍了一种支持5G NR FR2频段的毫米波多频段发射相控阵设计，采用SiGe BiCMOS工艺的波束成形芯片和Vivaldi天线阵列。

提出一种采用PWM技术的PAM-8有线收发器，通过时间域前馈均衡提高线性度。

一种无需参考和频率检测器的半速率单环路Bang-Bang时钟数据恢复电路，实现高速低功耗PAM-4信号处理。

一种用于人体内联网的亚100微瓦、0.1至27Mb/s脉冲数字发射机

一款基于BAW谐振器的20GHz分数-N模拟PLL，具有亚100飞秒抖动性能。

一款用于5G发射机的宽带IQ映射直接数字射频调制器，提升功率并抑制I/Q镜像。

提出一种增益误差容忍的噪声整形SAR辅助流水线ADC，采用无源前馈结构实现高精度和低功耗。

本文提出了一种140 GHz收发前端模块的设计与分析，采用22nm FD-SOI CMOS技术。

设计并分析了一种支持Wi-Fi 6/6E在5-7GHz频段独立双频带TX-RX隔离的电平衡双工器。

提出一种固定开关频率背景电容电流传感器校准技术，用于DC-DC转换器以实现快速负载瞬态响应。

2021年RFIC研讨会特邀论文集的特别章节，涵盖射频和毫米波集成电路的前沿技术与应用。

提出基于双调谐变压器的新型Class-E输出网络，实现毫米波雷达传感器的高效功率放大器设计。

采用八路低损耗功率合成的D波段高效功率放大器，在CMOS工艺中实现高饱和输出功率。

基于可调边界条件的高效太赫兹波束可调集成辐射器

开发了一种紧凑型4.9GHz硅基功率放大器，用于便携式热声成像。

28nm CMOS工艺下基于单变压器的紧凑型Doherty功率放大器，适用于5G毫米波频段。

本文介绍了IEEE固态电路期刊及其相关组织架构和领导成员。

提出一种低功耗低抖动的两阶段时钟乘法器，采用65nm CMOS工艺实现2.46-4.92GHz频率输出。

基于自适应算法的Bang-Bang相位检测器，实现129至151 GHz数字PLL，优化噪声整形。

一种基于变压器的15位正交数字功率放大器，通过IQ单元共享和Doherty操作提升效率。

22纳米1Mb 1024位读取数据保护的STT-MRAM宏，采用近存移位旋转功能降低峰值电流和能耗。

220GHz高效能ASK发射器阵列，实现20Gb/s数据传输。

一种支持每帧时空编码曝光的192×192 CMOS图像传感器，用于压缩焦堆成像。

一款采用线性化动态放大器的3.3GS/s 6位全动态流水线ADC

提出一种用于3D堆叠内存的低功耗双二进制编码方案，实现5Gb/s高速传输。

一款用于双向脑机接口的CMOS双模芯片组，具有2mV精度时间电荷平衡技术。

一种具有快速自启动能力的级联混合开关电容DCDC转换器，采用改进纹波注入控制实现高效电压调节和电容平衡。

0.2V超低压开环VCO-ADC，适用于能量收集IoT传感应用

提出一种采用耦合倍频器的低相位噪声数字LC-PLL，用于224Gb/s PAM-4发射机时钟

一款抗电源纹波的分数N数字密集型PLL，实现428fs抖动和-54dBc杂散。

一种基于单电感升压/降压-升压混合转换器的自动极性热电能量收集接口电路。

提出一种三开关升压转换器，用于MiniLED面板，具有高转换比和高效率。

一款用于荧光显微的高动态范围128×120三维堆叠CMOS SPAD图像传感器SoC

一种基于环形振荡器的低抖动8GHz ADPLL，采用PVT鲁棒的模拟闭环设计

提出一种新型动态偏移归零技术，有效抑制斩波纹波，提升输入阻抗，实现低噪声低功耗仪表放大器。

提出一种可重构单级非对称全波降压整流器，用于快速无线充电，支持设备间双向充电。

一款适用于高性能微处理器的1.5A高精度双环四相开关LDO，显著降低负载电容需求。

本文提出了一种自谐振升压转换器，用于光伏能量收集，具有超宽范围源跟踪功能。

介绍了一种基于IF波束成形的140GHz八元素晶圆级相控阵发射器。

结合延迟求和与恒定指向性波束成形，提升语音识别抗噪性能。

提出一种基于注入锁定环形振荡器的分数N数字锁相环，支持蓝牙低能耗频率调制。

通过分析环形注入锁定分频器的谐波生成，提出了一种新型双路径分频器，显著扩展锁定范围且不增加功耗。

提出一种面积/能效优化的可变精度神经网络硬件加速器架构

提出一种基于ZVS和ZDS条件的偶次谐波Class-E CMOS振荡器，具有优异的相位噪声性能。

该研究提出了一种94GHz高性能紧凑型频率调制连续波雷达传感器设计，采用异构集成技术实现高输出功率和低损耗。

提出一种基于多相注入锁定环形振荡器的高精度低抖动多相时钟生成器。

首款基于CMOS光学接收器的28GHz相控阵发射机，实现光纤同步与波束成形。

IEEE JSSC期刊由IEEE固态电路学会出版，提供固态电路领域的最新研究和技术进展。

一种用于生物电位监测的自动校准双正反馈环路电容耦合斩波放大器

提出一种基于锁存器的真随机数生成器，利用失配自补偿和亚稳态区域增强随机噪声，实现低功耗和高随机性。

提出一种基于电压-时间转换技术的模拟LDO，在低于1V电源电压下实现高电源抑制比。

本文提出了一种用于无线传感器节点的高能效双RC频率参考，采用数字频率锁定环技术。

本文介绍了一种16 MHz RC频率参考电路，采用180nm CMOS工艺，通过数字温度补偿实现±90 ppm的精度。

提出一种可重构注入锁定频率倍增器，支持倍频和三次倍频模式，提高工作频率范围和功率效率。

提出一种宽带、高效且线性的毫米波Doherty功率放大器，采用正交混合器和非福斯特阻抗调谐器。

本文提出了一种用于下一代8K超高清电视的高速接收器，采用180nm CMOS工艺，支持5.2 Gb/s无差错通信。

提出一种65nm能效优化的帧间数据重用神经网络加速器，用于视频处理。

65nm无线图像SoC支持片上DNN优化与实时计算通信权衡

提出一种6.78MHz多发射器无线充电系统，通过自适应磁场加法器IC最大化系统效率。

65nm CMOS工艺实现的300GHz双向相控阵收发器，采用外相位技术提升输出功率并抑制LO泄漏。

一款用于硅基自旋量子比特读取的低温CMOS宽带正交接收器，集成频率合成器。

本文介绍了一种61.25 GHz单静态CMOS RFID询问器的设计与分析。

一种采用19GHz脉冲调制光载波和分段飞行时间检测的脉冲相干激光雷达，实现亚10微米精度。

一种具有吸收性IF放大器和双路径噪声消除功能的反射抑制接收器

一种宽输入范围、低高度的自适应延迟补偿滞后控制LED驱动器

一种采用静默斩波技术和恒定输入电流的自归零稳定电压缓冲器，实现低偏移和低噪声。

提出一种基于电感整流的高效压电能量收集方法，通过预充电和能量累积提高输出功率。

一种采用E-MPPM、CC包络检测和DFH技术的低功耗高数据率IR-UWB CMOS收发器。

提出DPU处理器，高效执行不规则DAG，支持精度可调posit运算，显著提升性能与能效。

IEEE JSSC期刊主编卸任感言，感谢团队贡献与期刊成就

新任主编感谢前任并展望JSSC期刊的未来发展。

SOUL是一种基于随机梯度下降的无监督在线学习癫痫检测分类器，具有高灵敏度和低功耗特性。

STICKER-IM是一款基于65nm工艺的存内计算神经网络处理器，采用块稀疏架构提升能效。

提出基于4T电压分压器的静态CMOS物理不可克隆函数，具有高随机性和稳定性。

IEEE JSSC期刊论文的标题和摘要信息

一款适用于蜂窝和WiFi应用的0.46 GHz宽带射频接收器，采用多环路架构和新技术实现低功耗高性能。

28nm CMOS工艺的可重构多核DCO，通过时变电路分析优化相位噪声与功耗。

提出一种16通道神经记录SoC，采用CHT特征提取技术，显著降低数据传输率。

一款915MHz超低功耗子采样相位跟踪零中频接收器，功耗仅164μW，数据速率5Mb/s。

一篇关于65纳米CMOS工艺下24295GHz高线性相控阵收发机前端的研究论文

40nm MLC-RRAM计算内存宏，支持稀疏控制和片上写验证，加速DNN推理。

一种低功耗PAM4 CDRDMUX电路，具有高抖动容限和宽环路带宽。

一种采用采样保持共享技术的7位两步式闪存ADC，具有高带宽和低功耗特性。

提出一种自适应可切换CCM和DCM的单电感多输出转换器，峰值效率达94.3%。

一种高分辨率、低功耗的VCO传感器前端，采用二阶噪声整形和闭环结构。

提出一种低功耗四象限RF接收前端，适用于BLE标准，功耗仅340µW。

一种用于电流感测的占空比集成磁通门磁力计，实现低能耗运行

提出了一种采用双锁定接收器FLL的490GHz全集成CMOS接收器，显著提升锁定范围并降低功耗。

提出一种基于环形振荡器的低抖动低杂散分数-N数字锁相环，采用概率密度整形调制器和非线性抵消技术。

一种采用无源混频器优先架构的宽带噪声消除混频器，实现低噪声、宽带匹配和共享天线接口。

一种可重构DC-DC转换器，用于热电能量收集最大化。

本文提出了一种用于高分辨率电容传感器应用的高能效噪声整形SAR电容数字转换器。

提出一种基于功率门控注入锁定频率倍增器的超低抖动、低功耗102GHz锁相环。

提出三种无调谐毫米波注入锁定频率分频器，采用八阶变压器谐振器实现超宽锁定范围。

一种抗辐射多比特触发器系统，具有嵌入式时序预错误检测功能。

IEEE JSSC期刊由IEEE固态电路学会出版，提供固态电路领域的最新研究。

采用时间交织开关发射极跟随器扩展前端采样速率至200GS/s

W波段SiGe BiCMOS工艺的2×2相控阵收发芯片组，支持高数据率无线通信。

提出一种低静态电流高PSRR的LDO稳压器，采用电容前馈纹波消除技术。

提出一种多层太赫兹阵列架构，实现稳健频率合成和波束成形

一种高分辨率连续时间电容-数字转换器，适用于大寄生电容环境。

提出一种新型2D可扩展耦合谐波振荡器阵列，实现694GHz高频辐射

提出一种基于电流积分的差分NAND结构PUF，用于低成本物联网安全。

提出一种用于GDDR接口的双二进制收发器，采用自适应均衡器技术，实现21Gb/s传输速率。

提出低噪声高灵敏度CMOS图像传感器，采用三项新技术优化电路噪声和线性特性。

40纳米嵌入式SG-MONOS闪存宏，实现200MHz高速随机读取，适用于高端MCU。

一款56Gb/s PAM-4光链路收发芯片组，采用非线性FFE补偿VCSEL不对称响应。

一款采用40nm CMOS工艺的265GHz接收器，通过WR-3.4波导接口实现76Gbit/s无线数据传输。

基于BJT的温度-频率转换器，在-40°C至140°C范围内实现±1°C的3σ精度。

提出一种基于恒定能量包提取的新型MPPT技术，实现98%的平均提取效率。

提出一种基于标准单元的可合成分数N锁相环，采用DTC多级注入技术，降低抖动和功耗。

本文提出了一种用于毫米波5G应用的宽带系列Doherty功率放大器。

提出一种带自动增益控制的神经记录IC，动态范围提升30dB以上，噪声低至6.1μVrms。

一种植入式神经形态传感系统，实现近传感器计算和事件驱动数据压缩。

5nm FinFET工艺下基于频率误差反馈的片上弛豫振荡器，提升抗噪性和稳定性。

一款支持7米全天候导航的超声波ASIC，集成64通道收发路径，能耗降低44%。

提出一种算术级数开关电容DC-DC转换器拓扑，实现软电压转换比和准对称两相电荷传输。

提出一种新型多环路ΔΣ调制器结构，结合MASH和SMASH优势，消除量化误差提取DAC需求。

提出一种基于随机相位检测器的48Gb/s PAM-4波特率CDR设计技术

提出FlashMAC架构，结合时域和频域计算，支持多比特乘法，实现高能效DNN加速。

2021年亚洲固态电路会议精选论文特刊介绍

提出并行EMS算法，实现高吞吐量非二进制LDPC解码器。

IEEE JSSC期刊论文分析，涉及固态电路领域的研究与进展。

提出一种支持动态权重剪枝的能效边缘设备训练处理器Trainer

一款10GS/s 8位时间域ADC，采用双通道时间交织和SAR TDC技术实现高能效和小面积。

本文提出了一种基于槽线的D波段多赫蒂功率放大器，采用创新的槽线-GCPW耦合结构实现高效功率合成。

一款支持AC-DC和DC-DC转换的离线电源IC，适用于物联网和智能家居等低功耗应用。

一款采用电容耦合斩波技术的121.4dB动态范围D类音频放大器。

提出一种12V/24V至1V PWM控制的双降压转换器，具有延迟不敏感和双相充电技术。

提出一种140GHz FMCW雷达收发器，采用天线共享和全双工技术解决波束对准问题。

一款在40纳米CMOS工艺中实现的158毫瓦功耗、360MHz带宽、68dB动态范围的连续时间1-1-1滤波MASH ADC。

本文介绍了一种24-30GHz 256单元双极化5G相控阵，支持快速波束切换和高功率效率。

一款采用N路径无源巴伦-LNA的超低功耗蓝牙低能耗接收器，功耗仅266μW。

28纳米工艺下6GHz 2位连续时间ADC，实现101dBc THD和120MHz带宽

一种采用分布式平均相关电平移位技术的14位130MS/s流水线-SAR ADC，具有高SNDR和低功耗。

采用双电压电流反馈拓扑的D类压电扬声器驱动器，实现低功耗高线性度。

提出一种基于II型齿轮切换和自适应频率切换的快速锁定、低抖动分数-N Bang-Bang锁相环。

22nm FinFET工艺下实现160Gb/s速率的全集成D波段发射器

提出一种全集成多相降压转换器，采用峰值谷值差分检测和动态电容重分配技术，实现高效能和高功率密度。

提出一种用于毫米波应用的谐波混合PLL架构，实现低噪声合成器设计。

提出一种基于环形振荡器的低抖动分数-N数字锁相环，通过减少DTC热噪声和动态选择相位降低抖动。

一种基于MEMS科里奥利效应的低流量数字转换器，适用于液体和气体。

提出一种单片GaN功率IC，集成栅极驱动、电平转换和温度传感技术，实现高效48V/1V直流转换。

一款支持5G多频段的高效能CMOS相控阵接收器

采用伪虚拟地前馈技术的三阶VCO-ADC，实现高线性度和噪声整形。

首款支持5载波聚合的数字中频接收器，采用14nm FinFET CMOS技术，实现低功耗和高性能。

提出一种可扩展的多芯片堆叠偏置翻转技术，用于高效收集摩擦电纳米发电机的能量。

一款基于分流电阻的电流传感器，具有0.25%的增益误差，适用于电池管理应用。

提出一种低过采样率高分辨率四阶噪声整形SAR ADC，结合EF-CRFF结构和BIL技术。

提出一种基于磁阻抗效应的磁力计，采用自动增益增强技术实现高带宽和低噪声。

一种用于脑皮层神经传感的高能效、高速率IR-UWB发射器

2022年IEEE国际固态电路会议精选论文特刊，涵盖RF、无线、模拟、数据转换和电源管理领域

基于GaN的单片驱动器和开关采用二极管仿真技术，实现高频高效转换

介绍Sanu K. Mathew成为IEEE JSSC期刊的新副编辑及其在数字电路和系统领域的专业背景。

提出了一种基于BJT的CMOS温度传感器，采用非线性子范围读取方案，实现高精度和低功耗。

IEEE固态电路期刊的出版信息及编委会成员介绍

本文提出一种利用串联谐振降低X波段BiCMOS VCO相位噪声的新电路拓扑。