2008

本文回顾了数字消费电子革命的历史，从1950年代的数字计算机到1970年代的个人电脑和网络，再到1990年代的DTV、数字手机等消费设备。重点分析了第二次数字消费革命面临的挑战和机遇，展望了半导体技术如何推动消费电子产品的进一步发展。

本文介绍了微软Surface触控桌面的交互技术，通过物理图标（Phycons）和可抓取界面实现直观的多点触控操作，解决了传统图形界面交互方式不够自然的问题。

该论文作为ISSCC 2008的主题演讲，探讨了嵌入式处理器在日常生活（如心脏起搏器、手机、客机）中的广泛应用，强调了与全球领先半导体公司和OEM的紧密合作，并指出在性能、功耗和芯片面积之间没有放之四海而皆准的答案。

本演讲探讨了传统计算机在人工智能任务上进展缓慢的原因，提出应借鉴大脑新皮质的结构和工作原理，利用大量晶体管构建基于记忆预测和层次化模式识别的类脑计算架构，以突破现有AI瓶颈。

该论文提出了一种用于GSM/GPRS/EDGE系统的全数字锁相环（ADPLL），通过环路增益校准和相位噪声消除技术实现无分数杂散，同时利用RC滤波器线性化硬开关信号以降低电源/衬底噪声耦合，满足发射输出频谱的严格杂散和相位噪声要求。

该论文提出了一种单芯片三频WCDMA/HSDPA收发器，无需外部SAW滤波器并集成了发射功率控制。通过消除外部SAW滤波器，降低了系统成本和尺寸，同时实现了高集成度。

该论文提出一种均衡技术，用于消除宽带直接变频接收机中的三阶互调（IM3）产物，从而放宽对接收机线性度的要求，并消除对级间SAW滤波器的依赖。通过模拟或数字均衡来抵消IM3失真，实现无SAW滤波器的接收机架构。

该论文介绍了一款完全集成的四频GSM/GPRS/EDGE射频收发器，采用0.13μm CMOS工艺实现。它集成了所有接收和发射功能，在低成本数字CMOS工艺中实现了优于已发表工作的接收和发射性能，且面积减小了约2倍。

本文提出了一种在90纳米数字CMOS工艺下实现的24平方毫米四频单芯片GSM无线电收发器，集成了RF收发器和数字基带处理器，并通过发射机校准解决了模拟电路在先进数字CMOS中的性能退化问题。

该论文提出了一种用于GSM/EDGE的SiP集成方案，将RF收发器与基带通过片上串行接口连接，避免了片外互连，降低了功耗和PCB辐射。接收机采用零中频架构，集成了高动态范围的连续时间ΔΣ ADC，实现了90dB动态范围。

本文提出了一种集成陷波滤波器的低功耗WCDMA发射机，用于解决FDD系统中发射机泄漏到接收机导致的灵敏度下降问题。通过片上陷波滤波器有效抑制发射机噪声，从而消除了传统上所需的外部SAW滤波器。

该论文提出了一款工作于0.2至6.3GHz的多模收发机，采用0.13µm CMOS工艺，通过无扼流圈/无线圈的前置功放设计实现了宽频段输出匹配。解决了多模射频前端宽频匹配和高线性度发射的难题，在-3dBm输出时EVM优于-29.5dB。

该论文设计了一个24GHz次谐波接收机前端，集成了多相本振生成电路，采用65nm CMOS工艺实现。解决了Ka波段和毫米波接收机中低功耗、高集成度与鲁棒性的权衡问题。

该论文提出了一种2.7V供电、9.8Gb/s的突发模式跨阻放大器（BM-TIA），用于10Gb/s无源光网络（PON）的上行接收。通过快速自动增益锁定和粗略阈值提取技术，实现了大动态范围和突发模式下的快速响应。

该论文提出了一种采用有源背端接技术的10Gb/s激光二极管驱动器（LDD），以解决传统无源背端接电阻导致调制电流范围显著下降的问题。通过在0.18µm CMOS工艺中实现有源背端接，有效吸收信号反射并提高波形保真度。

这篇论文提出了一种用于无源光网络（PON）的突发模式时钟数据恢复（BMCDR）电路，支持20/10/5/2.5Gb/s多速率。通过使用GVCO/Div2/DFF三模单元实现功率缩放，解决了传统多频带GVCO电路在低数据率时仍消耗固定高功耗的问题。

该论文提出了一种10.3125Gb/s的突发模式时钟数据恢复(CDR)电路，采用单个门控压控振荡器(GVCO)和ΔΣ数模转换器(DAC)架构，解决了传统突发模式CDR在快速锁定、长连续相同码(CID)容限和高抖动容限之间的权衡问题。实现了1位瞬时锁定、160位CID容限和0.27UIpp抖动容限。

本文提出了一种采用眼图监测反馈的40Gb/s CDR电路，通过自适应决策点控制来补偿波形失真、延迟失配和电压偏移，从而解决眼图非最优位置导致的误码率退化问题。

本文提出了一种用于短距离并行光链路的收发器，总吞吐量达到96Gb/s。通过采用8条电源线和8条地线以及通道交错排列，有效降低了电源和衬底串扰对灵敏度的影响。

该论文介绍了一款采用90nm CMOS工艺的DSP MLSD收发器，集成了模拟前端（AFE），用于多模光纤的电子色散补偿（EDC）。该收发器通过最大似然序列检测（MLSD）实现均衡，解决了多模光纤链路中色散导致的信号失真问题，支持10GBASE-LRM标准。

该论文提出了一款基于最大似然序列估计（MLSE）的10Gb/s电子色散补偿集成电路，用于解决波分复用（WDM）光网络中的快速功率瞬态问题。通过电子域补偿替代传统光学方案，实现了对光信道功率突变的快速响应与信号恢复。

本文提出了一种在90nm数字CMOS工艺下实现的9位40MS/s噪声容忍动态SAR ADC，功耗仅为820µW。通过采用噪声容忍技术，有效解决了SAR ADC中比较器热噪声限制分辨率的问题，实现了高能效模数转换。

本文提出了一种高度交错的5位250MS/s ADC，采用36个时间交错SAR ADC通道和冗余通道策略，在65nm CMOS工艺下以800mV低电压运行，通过并行化提高能效并解决通道间时序偏差和良率问题。

该论文提出了一种采用比较器异步二进制搜索子ADC的两步7位ADC，在90nm数字CMOS工艺下实现了150MS/s的采样率，功耗仅133µW，解决了中高速、中低分辨率ADC能效提升的问题。

该论文提出了一种用于能量采集系统的低功耗10位1MS/s逐次逼近型ADC，采用电荷再分配DAC、动态两级比较器和延迟线控制器，实现了无静态偏置电流且功耗与采样率成正比。其功耗仅为1.9µW，品质因数达4.4fJ/conversion-step。

该论文提出了一种采用时域比较器的1V供电、3.8µW功耗、100kS/s采样率的逐次逼近型模数转换器（SAR ADC），实现了9.4位有效位数（ENOB），解决了低功耗传感器系统中高能效模数转换的需求。

提出一种14位100MS/s流水线ADC，通过合并有源采样保持器（S/H）与第一级MDAC来消除显式有源S/H，从而降低功耗。解决了传统无S/H架构在高速下需增加功耗的缺点，实现了低功耗高速转换。

该论文实现了一款1.2V供电、4.5mW功耗的10位100MS/s流水线ADC，采用65nm CMOS工艺，适用于WiFi/WiMAX等宽带无线应用，解决了低电压下高精度低功耗转换的难题。

该论文提出了一种工作在90nm数字CMOS工艺下的5位1.75GS/s折叠闪存ADC，总功耗仅2.2mW。通过采用折叠技术有效减少了比较器数量，从而在保持高速性能的同时显著降低了功耗，适用于UWB等无线接收器中的高速低分辨率转换需求。

该论文介绍了一款专为移动互联网设备和超移动PC设计的低功耗IA处理器，采用45nm Hi-κ金属栅极CMOS工艺，功耗范围在1W到2W之间。通过in-order双发射双线程流水线、独立整数/浮点执行单元以及优化的缓存架构，实现了与主流UMPC相当的性能，同时显著降低了平均功耗。

本文提出一款采用45nm工艺的3.5G基带与多媒体应用处理器，通过自适应体偏置和超低功耗技术降低功耗。通过分离存储阵列与外围逻辑电源，有效减少了SRAM和ROM外围泄漏电流，从而降低SoC有源功率。

该论文提出了一款65nm单芯片应用与双模基带处理器，通过部分时钟激活和IP-MMU技术，解决了在单一芯片上集成应用处理器和双模基带处理器时的高功耗和性能瓶颈问题，适用于高级操作系统下的多媒体和通信应用。

本文提出了一款8核媒体处理器，能够以9.7mW功耗进行AAC音频解码，以620mW功耗实现H.264 720p 60fps视频解码，解决了移动设备对低功耗高清多媒体处理的需求。

本文提出了一款用于HSDPA的turbo解码器ASIC，采用0.13µm CMOS工艺，实现了58mW功耗和1.2mm²面积。通过架构和算法优化，在满足3GPP R6标准的同时显著降低了功耗和成本。

本文提出了一款全可编程基带处理器，支持移动WiMAX和DVB-T/H标准，采用0.12µm CMOS工艺，面积11mm²，功耗70mW。该处理器通过专用架构解决了传统固定功能硬件灵活性不足和DSP功耗过高的问题。

该论文提出了一种在bulk CMOS工艺中实现的500MHz随机存取嵌入式1Mb DRAM宏单元，解决了传统嵌入式DRAM速度较慢的问题，满足了90nm及以下工艺节点SoC集成的高密度、低软错误率需求。

该论文提出一种16Mb嵌入式DRAM，通过数据总线电荷回收技术实现170GB/s带宽。交替预充电时序使一个数据线放电的电荷转移到另一数据线充电，从而降低50%的功耗，解决了高带宽下数据总线功耗过大的问题。

该论文在65nm逻辑工艺中实现了一个2Mb的2T增益单元存储器宏，工作频率2GHz，带宽128GB/s，解决了嵌入式存储器在逻辑工艺中兼顾高密度与高速的问题。

该论文提出了一种用于图形应用的833MHz伪双端口嵌入式DRAM，通过伪双端口架构实现了读写操作的并发执行，从而显著提高了内存带宽。解决了传统嵌入式DRAM在高带宽图形应用中带宽不足的问题。

该论文提出了一个采用60nm工艺的6Gb/s/pin GDDR5图形DRAM，通过多方面的时钟技术和ISI/SSN降低技术解决高速信号完整性问题，实现了高数据速率传输。

本文针对Gb/s级DRAM接口中供电电压变化和不同端接条件导致的信号完整性问题，提出了一种多转换率输出驱动器和优化的阻抗校准电路。该设计基于66nm CMOS工艺，实现了3.0Gb/s/pin的数据速率，有效提高了接口的鲁棒性。

该论文提出了一种用于DRAM的全数字延迟锁定环（DLL），工作频率范围为0.1至1.5GHz，功耗仅为4.2mW。它通过双占空比校正电路和更新齿轮电路解决了传统数字DLL在宽频率范围内抖动大、功耗高和占空比校正能力不足的问题。

本论文提出了一种采用CMOS-SOI工艺的2.45GHz远程供电传感器标签，将RFID与传感器读出技术集成在同一芯片上，旨在实现低成本、低功耗、小型化的环境智能传感器标签，适用于医疗和温度监测等应用。

该论文提出了一种三频段无源RFID标签，能同时工作在13.56MHz HF和860-960MHz UHF频段，解决了传统单频段标签在不同应用场景下的局限性。通过设计宽带模拟接口，实现了在HF近场和UHF远场条件下的稳定通信和能量采集。

该论文实现了一个基于有机半导体的电感耦合64位RFID标签，工作在13.56MHz，数据率为787b/s，旨在以低成本塑料标签替代条形码。

该论文提出一种基于电容耦合的收发器，采用数据边缘信令和DC无功耗脉冲检测器，实现了100kb/s速率下仅107pJ/b的能耗，用于可印刷通信片。解决了低功耗无线通信基础设施问题。

本文综述了下一代智能电源技术的趋势与挑战，重点介绍了通过工艺技术创新实现复杂SoC集成的方法，包括高压接口、电源开关和传感器等模拟混合功能的集成。论文强调了“More-than-Moore”趋势下，工艺创新对产品创新的关键作用。

该论文提出了一种采用突发传输技术的11Gb/s电感耦合链路，用于堆叠芯片之间的高速短距离无线通信，解决了电容耦合链路在通信距离增加时数据率显著下降的问题。

本文提出了一种用于微功率热电发电机的电容式电源管理电路，其控制器功耗仅为2.1µW，解决了在变化热条件下实现最大功率点跟踪的难题，从而减小电源整体尺寸并提高能量采集效率。

该论文提出了一种用于多相压电能量采集器的异步全波整流器，通过采用四分之一圆形状电极的盘状压电发电机，解决了超低功耗系统中整流效率低和等效负载影响能量传输的问题。

该论文提出了一款名为iVisual的智能视觉传感器SoC，集成了2790fps的高速CMOS图像传感器和能效高达205GOPS/W的视觉处理器。解决了传统模拟片上处理精度损失和灵活性不足的问题，以及视觉处理器中并行数据到标量转换的瓶颈。

本文提出了一种基于片上网络的并行处理器，集成了生物启发的视觉注意引擎。通过在目标识别前用视觉注意机制预先选择显著区域，减少了42%的计算成本，在583mW功耗下实现了125GOPS的性能。

该论文提出了一款符合DVB-S2标准的低功耗编解码器，基于64800比特LDPC和BCH码，实现了360mW功耗和105Mb/s数据率。解决了此前长LDPC码功耗过高（800mW-1020mW）而无法用于便携设备的问题。

该论文提出了一款512GOPS全可编程数字图像处理器，支持全高清1080p视频处理，解决了高分辨率、高帧率图像处理对计算能力和灵活性的需求。

本文提出一款采用0.13μm工艺的1080p高配置H.264/AVC视频编码器芯片，核心面积10mm²，功耗仅242mW。该芯片解决了高清视频编码中吞吐量、成本和功耗的挑战，相比720p基线设计复杂度降低4倍。

该论文提出了一款在65nm CMOS工艺中实现的超低电压运动估计加速器，能够在230mV至1.4V的宽电压范围内工作，以优化能量-延迟权衡。它专门用于实时视频编码中的绝对差值和（SAD）计算，在320mV电压下仅消耗56µW功率，实现了411 GOPS/Watt的能效。

该论文提出了一款65nm工艺下的亚阈值微控制器，集成了SRAM和开关电容DC-DC转换器。为了解决亚阈值区域延迟变化大、时序路径方差不同以及寄存器时序分布难以建模的问题，开发了定制时序闭合方法，通过商用工具生成路径列表并用定制脚本选择关键路径。

该论文提出了一种离散时间混频接收机架构，通过宽带谐波抑制技术解决了传统采样器在宽带软件定义无线电中转换增益随频率变化的问题。该架构结合了离散时间信号处理，适用于先进CMOS工艺。

本文提出一种在90nm数字CMOS工艺中实现单电感双频VCO的多频前端，面积仅0.06mm²，工作频率5.6GHz。解决了多频段接收机中VCO占用面积大和相位噪声要求之间的矛盾。

本文提出了一种宽带宽巴伦LNA和I/Q混频器组合电路，在65nm CMOS工艺中实现，避免了片上电感的使用，解决了宽带宽接收机对高线性度的需求。该设计覆盖从几百MHz到6GHz的频率范围，适用于软件定义无线电和超宽带通信。

该论文提出了一种基于面内悬浮栅MOSFET的纳米位移测量方法，该方法与前端CMOS工艺兼容，实现了高灵敏度、低功耗的纳米机电系统(NEMS)检测。

该论文提出了一种超薄CMOS芯片在柔性衬底上的集成技术，以替代传统研磨减薄方法，解决其不可靠和成本高的问题。通过后处理将标准CMOS芯片减薄至几十微米并转移到柔性箔片上，实现了高性能柔性电子器件。

本论文提出了一种基于0.18µm CMOS工艺的集成传感器，利用噬菌体触发离子级联感测和电噪声分析技术，在10分钟内快速识别细菌。解决了传统细菌检测方法耗时、设备昂贵、体积大的问题。

该论文提出了一种抑制分数N锁相环中杂散音的技术，并将其应用于一款宽带2.4GHz分数N锁相环。解决了传统分数N锁相环中分数杂散较大（通常超过-60dBc）的问题。

该论文提出了一种3GHz分数N全数字锁相环（ADPLL），通过精确的时间数字转换器（TDC）校准和失配校正技术，解决了传统TDC线性度不足导致杂散含量高的问题，实现了宽带操作和低杂散性能。

该论文提出了一种基于低过采样率ΔΣ调制和嵌入式FIR噪声滤波的1GHz分数N PLL时钟发生器。解决了宽带PLL中环形VCO无法有效抑制高频量化噪声的问题，实现了小于1ppm的频率分辨率并兼顾短期与长期抖动性能。

本文提出一种90µW、12MHz的松弛振荡器，实现了-162dB的优值(FOM)。通过优化电流源和比较器设计，解决了传统松弛振荡器功耗高、相位噪声差的问题。

该论文提出了一种自参考CMOS时钟发生器，无需外部晶体或MEMS谐振器，覆盖0.5至480MHz频率范围，总频率误差仅为90ppm，并具备扩频能力。解决了传统晶体振荡器难以集成的问题，实现了全集成时钟生成。

本文提出一种基于Pierce振荡器的温度补偿数字控制晶体振荡器（DCXO），采用开关电容阵列代替传统的变容二极管和DAC，实现直接数字频率控制，适用于无线通信应用。

该论文提出了一种128×128像素的单光子成像器，集成了片上级10位时间数字转换器（TDC）阵列，实现了97ps的时间分辨率，用于高灵敏度、深亚纳秒定时成像应用。

该论文提出了一种采用埋沟源跟随器（BSF）作为像素内放大器的CMOS图像传感器，以替代传统表面模式源跟随器（SSF），旨在降低像素噪声、改善图像质量。在0.18μm CMOS工艺中制造了原型传感器，通过实验验证了BSF相比SSF的性能优势。

该论文提出了一种单芯片智能眼动追踪传感器，采样率达5000次/秒。通过红外照明和片上处理直接计算瞳孔中心位置，避免了传统方案中昂贵的外围器件和软件计算，实现了低功耗、高速度的眼动跟踪。

本文提出了一种采用多孔径架构的图像传感器，在0.11µm CMOS工艺中实现了3百万像素分辨率和0.7µm像素尺寸。通过集成微光学元件到每个孔径中，解决了传统图像传感器像素缩小受限于光学衍射的问题，并提升了成像能力。

提出一种具有像素内多次曝光合成功能的MOS图像传感器，实现了140dB的动态范围，解决了传统图像传感器动态范围不足（约60dB）的问题，无需外部帧存储器和处理器。

本文提出一种采用WRGB彩色滤光片阵列（每个2x2块包含两个白色像素）的CMOS图像传感器，结合宽动态范围技术，解决了传统白色像素在低光下饱和导致动态范围不足的问题，同时提高了信噪比。

该论文提出了一种基于脉冲宽度调制（PWM）的CMOS图像传感器，采用动态像素读出和无静态偏置电流设计，在1.35V低电压供电下实现了3.6pW/frame·pixel的超低功耗。解决了传统像素中静态偏置电流导致功耗高的问题，使传感器兼容深亚微米逻辑工艺，适用于一次性医疗相机和自主无线安全相机等新应用。

该论文提出了一种集成列并行循环ADC和片上数字纠错电路的CMOS图像传感器。旨在解决高速读出时的噪声问题，实现14位以上高分辨率图像输出。

本文提出了一款用于手机和PC摄像头的第二代200万像素1/4英寸CMOS图像传感器，采用增强像素架构（CEPA），在保持小像素尺寸的同时实现了更高的性能。

该论文提出了一种基于空穴探测器的CMOS图像传感器技术，旨在解决像素尺寸缩小带来的串扰和暗电流问题。通过采用空穴基探测器结构，有效降低了串扰和暗电流，提升了图像质量。

本文提出一种153Mb SRAM设计，采用动态正向体偏置技术增强存储单元的稳定性，并降低泄漏功耗。该设计基于45nm高κ金属栅CMOS工艺，解决了在器件变异增大和泄漏电流上升情况下的低电压操作稳定性问题。

该论文介绍了一款在45nm SOI工艺下实现的SRAM宏单元，访问时间为450ps，采用两级体接触传感方案和动态功耗管理技术，分别实现了58%的读功耗降低和37%的漏电功耗降低。

该论文提出了一种采用小信号非选通再生感测放大器(NSR-SA)的高密度45nm SRAM，解决了小尺寸器件变异性导致的读取电流和读SNM退化问题，以及传统感测放大器的失调电压和选通时序不确定性。通过0.25μm²的位单元和偏移补偿技术，实现了高密度与可靠读取。

本文提出一种采用非对称单元β比6T存储单元的单电源供电64kB SRAM，在45nm bulk CMOS工艺下实现0.7V供电、1GHz操作。通过细粒度位线分段架构和非对称单元设计，解决了低电压下高速SRAM的面积和性能折衷问题，相比传统对称单元节省22%面积。

本文提出一种65nm低功耗高密度SRAM，通过分别控制NMOS和PMOS的体偏置来独立监控阈值电压（Vth），以应对3σ系统变化下的操作裕度问题。该方案有效改善了SRAM在1.0V工作电压下的稳定性，无需使用复杂的辅助电路。

本文提出一种采用双堆叠S3 SRAM单元的高密度同步SRAM，在100nm工艺下实现72Mb容量和500MHz操作频率。通过自动单元偏置方案和自适应块冗余技术，解决了传统6T SRAM密度不足的问题，同时保持高速访问性能。

该论文提出了一种采用10T存储单元和差分读取方案的低压亚阈值SRAM，实现了位交错结构以增强软错误免疫性，解决了传统单端读取方案中位线摆幅受限和无法有效位交错的问题。

该论文提出了一种可自适应分割的双端口BiTCAM，将二进制和三进制CAM统一，用于移动设备病毒检测处理器。相比两个独立单端口TCAM，实现了48%的功耗降低和40%的晶体管数量减少。

本文提出Razor II技术，通过原位延迟误差检测和纠正，消除传统canary电路的安全裕度，并利用观察到的错误率动态调整电源电压，以应对PVT变化和软错误率（SER）的影响。该技术实现了更高的能效和鲁棒性。

本文提出一种能量高效且抗亚稳态的时序错误检测与基于指令重放的恢复电路，在65nm CMOS测试芯片中实现，旨在消除因电源电压和温度波动导致的时钟频率设计余量，从而提升处理器能效。

该论文提出了一种对工艺变化容忍的浮点运算单元，通过电压插值和可变延迟技术来应对工艺变化对关键路径延迟的影响，从而提升处理器在变化条件下的性能和能效。

本文提出了一种商用现场可编程密集eFUSE阵列存储器，采用镍硅多晶硅eFUSE，在45nm SOI CMOS工艺下实现99.999%的感测良率，无需额外工艺步骤即可实现VLSI功能重构。该阵列结构相比传统嵌入式eFUSE面积每比特改善超过10倍。

该论文提出了一种全数字片上工艺控制监视器(PCM)，用于测量纳米工艺中的工艺变异性。该监视器在65nm CMOS工艺中实现，面积仅0.41mm²，替代了传统的模拟测量方法。

该论文提出了一种紧凑型原位传感器，用于同时监测负偏置温度不稳定性（NBTI）效应和氧化物退化，以解决先进工艺下器件可靠性问题。通过片上实时监测，为动态电压/频率调节系统提供反馈，从而缓解老化引起的性能衰退。

本文提出了一种完全数字化的片上电路，用于测量紧密相邻器件的阈值电压局部随机变化，解决了传统通过I-V曲线测量需要模拟焊盘和多路复用的低效问题。该电路实现了对局部变化的快速、精确表征，有助于工艺优化和低电压电路设计。

该论文提出一种面积仅1200µm²的物理随机数生成器，基于SiN MOSFET实现，适用于安全智能卡应用。通过利用SiN MOSFET的随机噪声特性，在极小面积内生成不可预测的随机数，解决了传统物理随机数生成器面积过大的问题。

该论文提出了一种基于电荷注入的有源去耦技术，用于抑制电感引起的电源噪声。通过主动调节电源电压来应对负载电流的突然变化，解决了传统无源去耦电容面积和漏电功耗大的问题。

该论文提出了一种采用全位线架构的16Gb MLC NAND闪存，在56nm工艺下实现了34MB/s的编程吞吐量。解决了传统NAND闪存编程速度慢的问题，通过并行编程技术大幅提升了写入性能。

本文提出了一款4位/单元、8Gb的NROM数据存储存储器，通过增强写入性能来满足数据存储应用的低成本需求。该设计在单元尺寸缩小和每个单元存储更多比特之间取得了平衡，同时保持了足够的写入速度。

该论文介绍了一种采用45nm自对准接触工艺的1Gb NOR闪存，通过消除相邻字线浮栅之间的耦合，解决了工艺节点缩小带来的单元效应恶化问题，实现了5MB/s的编程速度。

该论文设计了一款采用50nm工艺的8Gb NAND闪存，通过优化编程电路和DDR接口，实现了100MB/s的编程吞吐量和200MB/s的数据传输速率，满足了SSD、混合硬盘和游戏机等应用对高性能读写的要求。

本文提出了一种采用双极选择晶体管的多级单元相变存储器（PCM），旨在解决传统存储器在非易失性、随机存取和快速读取性能上的统一问题。通过优化单元结构和编程策略，实现了多级存储能力，提升了存储密度和性能。

该论文介绍了一款采用43nm CMOS工艺制造的16Gb 4-MLC NAND闪存芯片，芯片面积为120mm²。通过4-MLC技术，在保持较小芯片面积的同时实现了高密度存储，解决了大容量NAND闪存芯片的制造难题。

本文提出了一种低功耗Class-AB耳机驱动器，能够驱动高达22nF的容性负载，适用于便携设备中的ESD保护和EMI抑制。通过新的频率补偿方案，实现了比传统嵌套米勒补偿（NMC）方案高10倍以上的功率效率，同时避免了频率响应的尖峰和不稳定问题。

该论文提出了一种高性能数字输入D类放大器，采用直接电池连接方式，在90nm数字CMOS工艺中实现。通过直接数字PWM输入驱动功率放大器，消除了传统模拟电路（如DAC、前置放大器），从而减小芯片面积并提高效率。

本文提出了一种采用开关电容技术的CMOS电压参考电路，能够在1V低电源电压下工作，实现了16.9ppm/°C的低温度系数和250nA的超低功耗，解决了传统带隙电压参考需要较高电源电压的问题。

本文提出了一种自动可选频率的脉宽调制器，用于降压转换器。通过根据负载电流自动调整开关频率，降低轻载时的开关损耗和栅驱动损耗，从而显著改善轻载效率。

该论文提出了一种0.9V、0.35微米工艺的自适应偏置CMOS低压差线性稳压器（LDO），通过自适应偏置技术优化静态电流和瞬态响应，解决了便携设备中快速负载变化导致的输出电压跌落问题。

该论文提出了一种0.5μm CMOS工艺的四输出单电感降压型DC-DC转换器，采用自举开关驱动器技术，总输出电流达1.2A。解决了多处理器系统中多路独立供电需求与电感成本高的问题，实现了单电感多输出（SIMO）的紧凑型电源解决方案。

本文提出一种负载无关的开关DC-DC转换器控制方法，通过自由轮电流反馈和比较器控制替代传统误差放大器反馈，消除了负载变化对闭环响应的影响，无需复杂的补偿器设计，特别适用于单电感多输出转换器。

本文提出了一种用于CDMA发射器功率放大器供电的宽带低纹波稳压器，实现了10MHz带宽和2mV纹波。该设计解决了极坐标发射器中包络跟踪电源调制器的宽带和高效率需求问题。

该论文提出了一种基于注入锁定LC-DCO的转发时钟接收器，用于在45nm CMOS工艺中实现27Gb/s的数据传输，解决了高速并行链路中的时钟抖动和相位偏移问题。

该论文提出了一种结合PLL和循环DLL的时钟乘法器，通过周期性打开振荡器以引入干净参考边沿，解决了传统边缘组合DLL中延迟级失配导致的图案抖动以及鉴相器/电荷泵静态相位偏移引起的相位不连续性问题。实现了800MHz输出频率和-122dBc/Hz@200kHz的相位噪声性能。

本文提出一种基于频谱转换技术的10Gb/s数据定时发生器，实现了1ps分辨率和2ns延迟范围，有效抑制了延迟门的群延迟偏差，将输出抖动降低至传统方案的1/3。该发生器可工作于DC至11Gb/s的宽频率范围，延迟超过20倍数据周期。

该论文提出了一种工作频率范围为370MHz至2.5GHz、功耗仅2.6mW的开环正交时钟生成器。它解决了传统闭环方法（如DLL/PLL）功耗高、面积大、锁定时间长的问题，同时避免了开环多相滤波器存在的I/Q增益失配和信号衰减。

该论文提出了一种在65nm SOI CMOS工艺中实现的94GHz锁定迟滞辅助可调CML静态分频器，解决了毫米波分频器在高频和宽频率范围性能上的不确定性。通过引入锁定迟滞辅助和可调技术，实现了高频分频和低功耗性能。

该论文提出了一种用于全缓冲DIMM（FBDIMM）的串行链路，以115Gb/s的总数据率实现2.1ns的超低穿透延迟，功耗仅1.8W。通过采用90nm CMOS工艺，解决了传统并行分支总线限制内存带宽和容量的问题。

该论文介绍了一款采用90nm CMOS工艺的双通道电力线通信模拟前端(AFE)，用于支持千兆扩展的Homeplug AV标准。它集成了增益可编程放大器(PGA)和10位流水线ADC，解决了电力线通信中的宽带信号接收问题。

该论文采用90nm CMOS工艺设计了一种W波段注入锁定分频器（ILFD），通过引入注入变压器和附加LC谐振回路，在极低功耗（mW级）下实现了宽锁定范围。解决了传统ILFD锁定范围窄的问题，同时保持了高频工作能力。

本文提出一种8通道3.2Gb/s并行接收器，采用协作时序恢复技术，利用单个全局时序恢复模块替代每通道独立的时钟恢复，从而降低功耗。通过收集所有通道的定时误差信息进行协作恢复，适用于同步并行数据链路。

该论文提出了一种采用标准CMOS工艺实现的410GHz推推振荡器，并在同一芯片上集成了贴片天线。它旨在解决太赫兹频段信号源的高成本和复杂性问题，为太赫兹系统提供紧凑、低成本的CMOS解决方案。

提出了一种采用Class-C偏置的差分Colpitts CMOS VCO，通过交叉耦合MOS晶体管显著改善相位噪声性能。实现了1.4mW功耗、4.90-5.65GHz调谐范围，平均FoM达194.5dBc/Hz。

本文提出了一种采用线性叠加技术的324GHz CMOS频率发生器，用于太赫兹成像和光谱系统。该设计解决了传统太赫兹信号源依赖昂贵工艺或复杂结构的问题，实现了在标准CMOS工艺上的高频率生成。

该论文提出了一种使用体声波（BAW）谐振器的1V、2.2GHz压控振荡器（VCO），实现了220MHz的调谐范围。通过优化电路设计克服了BAW谐振器压电耦合系数限制调谐范围的问题，适用于无线频率合成器。

该论文提出了一种56-65GHz注入锁定频率三倍器，在90nm CMOS工艺中实现正交(I/Q)输出，解决了毫米波本振源的正交信号生成问题，适用于60GHz通信和汽车雷达等应用。

本文提出一种振幅再分布技术，通过控制振荡器节点的电压摆幅分布来改善毫米波交叉耦合VCO的相位噪声性能。采用0.13μm CMOS工艺实现的28GHz VCO展示了-112.9dBc/Hz @ 1MHz偏移的低相位噪声。

本文提出一种采用90nm CMOS工艺实现的39.1-41.6GHz ΔΣ小数-N频率合成器，工作电压1.2V，功耗64mW。通过使用注入锁定分频器（ILFD）并引入数字校准技术，解决了ILFD锁定范围有限的问题，实现了低功耗毫米波频率合成。

本文提出一种采用三电平（+1, 0, -1）电流导引单元架构的过采样音频DAC，通过动态元素匹配（DEM）技术实现108dB SNR和1.1mW的低功耗性能。相比传统两电平单元，三电平架构在零状态时断开单元，消除其热噪声贡献，降低了功耗并提高了信噪比。

本文提出了一种采用Class-C反相器的音频ΔΣ调制器，能够在0.7V低电压下实现36µW超低功耗和85dB动态范围，解决了传统OTA在超深亚微米工艺中受阈值电压限制难以低电压工作的问题。

本文提出了一种基于反相器的混合ΣΔ调制器，利用数字电路在先进CMOS工艺下的小面积和低功耗优势，替代传统模拟调制器，以缓解模拟设计困难的问题。

该论文提出了一种基于噪声耦合和时间交错技术的ΔΣ ADC，在4.2MHz带宽内实现了-98dB THD和79dB SNDR，解决了宽带高分辨率ADC的功耗效率问题。通过噪声耦合增强噪声整形效果，时间交错提高采样率，实现了低功耗高性能。

本论文提出一种用于802.11n/WiMAX接收机的28mW频谱感知可重构离散时间ΔΣ ADC，通过可重构调制器阶数在恒定采样率下优化信噪比，替代了复杂的模拟基带电路，实现了20MHz带宽下72dB SNR和70dB SNDR。

本文提出一款连续时间ΔΣ调制器，在10MHz带宽内实现87dB动态范围和-91dBc互调失真，功耗仅100mW。针对宽带高动态范围ADC的需求，该调制器利用电阻输入简化驱动，并提供固有抗混叠滤波，解决了传统流水线ADC需要复杂输入缓冲和抗混叠滤波器的问题。

该论文提出了一种基于脉冲注入的自动调谐技术，用于补偿连续时间ΔΣ调制器中RC和C/Gm工艺角变化导致的滤波时间常数不准确问题。采用65nm CMOS工艺实现了一个81dB动态范围、8MHz带宽的连续时间ΔΣ调制器。

该论文介绍了一种用于语音编码的连续时间ΔΣ ADC，在45nm CMOS工艺下实现了92dB动态范围。论文重点分析了45nm工艺中闪烁噪声、匹配和失调等模拟设计关键参数，并利用多比特连续时间ΔΣ ADC的电流舵DAC来分离器件非理想性。

该论文提出了一种采用56nm工艺的16Gb 3位/单元NAND闪存，实现了8MB/s的写速率，解决了高密度存储与写性能之间的平衡问题。

该论文提出了一种用于汽车MCU的8kB EEPROM仿真DataFLASH模块，通过结合擦除时间退化检测位和背景操作的软件均衡方案，显著提高了P/E耐久性。解决了EEPROM仿真中耐久性受限的问题。

本文提出了一种采用45nm工艺的4Gb三维双堆叠多级NAND闪存，通过共享位线结构和单晶硅层堆叠(S3)方法，实现了高密度、低成本和高性能的存储解决方案。解决了传统平面NAND闪存密度提升受限的问题。

该论文提出了一种用于Cell宽带引擎处理器的谐振全局时钟分配技术，通过集成电感器和边缘电容器来降低时钟功耗并改善时钟抖动。解决了高性能处理器中全局时钟分布的高功耗和时序稳定性问题。

该论文提出了一种工作在8-10GHz的低抖动分布式延迟锁定环（DLL），用于生成多相时钟。通过分布式架构解决了传统DLL在高频下因延迟单元失配导致的相位不准确问题。

本文提出一种模块化全数字PLL架构，在65nm CMOS工艺中实现了两个PLL：一个覆盖1-2GHz，另一个覆盖24-32GHz。解决了传统模拟PLL在可移植性、可编程性和噪声抑制方面的不足，通过模块化设计实现了构建块的共享。

针对多GHz微处理器中传统树状时钟分布网络因大延迟导致偏斜和抖动的问题，提出一种基于空间填充曲线的时钟分配网络，利用短传输线加载两个电感产生驻波模式，级联形成连续曲线，实现9.5GHz、6ps偏斜和1.8V全摆幅的时钟分布。

该论文提出了一种基于MEMS技术的2.4GHz收发机架构，利用体声波（BAW）谐振器和滤波器实现射频前端的小型化和低功耗。解决了传统无线模块难以集成到微型设备（如助听器、植入式监测器）中的问题。

本文提出一种采用不确定中频（Uncertain-IF）架构的2GHz唤醒接收机，功耗仅52μW，灵敏度达-72dBm，解决了无线传感器网络中始终开启的唤醒接收机功耗过高的问题。通过创新的架构设计，在极低功耗下实现了足够的灵敏度和选择性。

该论文提出了一种用于IEEE 802.22认知无线电的全集成UHF接收机，集成了多分辨率频谱感知（MRSS）功能，旨在提高频谱利用率并保护主用户权利。通过多分辨率频谱感知技术，实现了对空闲频谱段的检测与利用。

该论文对先进平面体硅和多栅CMOS技术（如FinFET）进行了模拟电路基准测试，评估其在毫米波频段的性能。通过比较不同器件结构，为45nm以下CMOS工艺的模拟/射频设计提供了指导。

该论文提出了一种数字检测氧化物击穿的方法，并实现了亚微米CMOS技术中晶体管的寿命延长。解决了高压模拟电路因可靠性问题导致的寿命缩短和效率降低的问题。

该论文介绍了超导单通量量子(SFQ)数字电路技术，具有超过100GHz的高速和低于1μW/门的低功耗特性，并成功演示了40Gb/s开关系统，解决了高速低功耗数字电路系统的实现问题。

该论文提出了一种用于无线传感器网络应用的双链路系统，旨在降低家庭和工厂的功耗。通过ad-hoc多跳传感器网络，该系统能够处理多种传感数据（如图像、语音、温度、ID）并支持不同间隔的间歇通信。

该论文提出了一种在45nm CMOS工艺中利用Above-IC技术（后处理高Q电感）实现的低功耗VCO，通过将VCO完全布局在电感下方并采用两层屏蔽实现3D集成，在400µW功耗下实现了4.7-6.4GHz的频率调谐范围。

该论文提出了一种面向软件定义无线电（SDR）的宽调谐可重构CMOS模拟基带IC。通过设计可编程的Gm-C滤波器，实现了截止频率、阶数和选择性的灵活配置，以支持多种无线通信标准。

本文提出了一种采用双互补MOS参量放大器的增益提升离散时间电荷域FIR低通滤波器，解决了传统电荷域滤波器因复位采样电容导致的信号衰减问题。通过引入参量放大器实现了增益提升，同时保持了FIR滤波特性。

该论文提出了一种连续时间六边形现场可编程模拟阵列（FPAA），采用0.13µm CMOS工艺实现，增益带宽积达186MHz。旨在通过六边形拓扑和连续时间设计，克服传统模拟阵列性能差的缺点，为模拟电路快速原型提供高性能解决方案。

该论文提出了一种用于双向高端电流检测的电流反馈仪表放大器，通过结合斩波和自稳零技术实现了5µV的超低输入失调电压，有效减小了检测电阻的功耗并提高了精度。

本文提出了一种采用BiCMOS工艺的运算放大器，通过室温微调技术实现了仅0.33µV/°C的失调电压漂移。该设计利用PTAT和带隙微调电路，在室温下修调即可在整个温度范围内保持低漂移，解决了传统运放需要高温修调或低温漂设计的难题。

本文提出了一种具有单调对数压缩和高电流监测功能的跨阻放大器，通过两级压缩结构实现了130dB的超宽动态范围，解决了光学传感应用中输入光电流动态范围极大导致线性放大困难的问题。

本文提出一种利用相关电平移位（CLS）技术，在仅30dB环路增益的运放下实现超过60dB真轨到轨性能的方法，解决了低电源电压下运放增益不足和输出摆幅受限的问题。

该论文提出了一种采用2位/步逐次逼近寄存器（SAR）架构的6位1.25GS/s模数转换器（ADC），在0.13µm CMOS工艺中实现了32mW的低功耗。通过利用高速数字逻辑和高度匹配的小电容器，解决了传统闪存型ADC在高速应用中功耗过高的问题。

本文提出了一款采用90nm CMOS工艺实现的24GS/s、6位分辨率模数转换器（ADC），用于支持10-40Gb/s光通信系统中的DSP均衡。该ADC在保持低功耗的同时实现了高速采样，解决了现有InP和BiCMOS工艺中分辨率与速度的折衷问题。

该论文提出了一种在65nm CMOS工艺下、1V供电、11位200MS/s的流水线ADC，采用数字后台校准技术来解决低电压下高增益运放设计困难的问题。通过校准技术，有效克服了先进纳米工艺中增益不足和电容失配的限制。

该论文提出了一种基于局部无源插值的高分辨率时间-数字转换器(TDC)，在90nm CMOS工艺下实现了4.7ps分辨率、0.7-LSB单次精度和19pJ/转换的低功耗。解决了传统Vernier TDC延迟线过长的问题，适用于时间飞行测量、抖动测试等应用。

该论文提出了一种无时钟的ADC/DSP/DAC系统，通过消除采样和时钟信号，实现了无混叠、无杂散频率且功耗随输入活动动态降低的特性，适用于助听器等便携实时应用。该系统是首个实现连续时间数字信号处理的尝试。

本文提出一种在90nm CMOS工艺下实现的300MS/s 8位子区式ADC，通过采用分裂负载插值放大器（SLA）阵列，将并行预放大器和比较器数量减半，从而将面积和功耗降低一半，解决了传统子区式ADC中大量并行连接造成的瓶颈问题。

该论文提出了一种高度数字化的闪存型ADC架构，能够在0.2V至0.9V的宽电源电压范围内工作，适用于能量受限的微传感器无线网络和植入式生物医学设备。通过引入比较器冗余技术，解决了低电压下器件泄漏和失配问题，实现了低功耗、高能效的模数转换。

本文提出了采用90nm标准体CMOS工艺的60GHz频段发射机和接收机前端芯片，采用直接变频架构以实现芯片小型化和宽带宽操作。解决了毫米波频段高速多千兆无线收发器的前端集成问题。

本文展示了一款全集成60GHz变压器耦合两级差分功率放大器，采用90nm数字CMOS工艺，实现单端输入输出。该设计利用变压器耦合替代传统大尺寸传输线，显著减小芯片面积并降低衬底损耗，在1V电源下达到+12.3dBm输出功率。

该论文在标准90nm CMOS中实现了60GHz和77GHz功率放大器，解决了毫米波应用中由于晶体管低击穿电压和硅衬底损耗导致的PA集成难题。

本文提出了一种单芯片WCDMA包络重建LDMOS功率放大器，采用极坐标架构，将射频相位信号通过饱和PA放大，并由高效率宽带低失真开关模式电源（SMPS）调制包络，以满足WCDMA噪声和带宽要求。通过集成2线圈SMPS和数字预失真或辅助线路方案，解决了传统线性PA效率低的问题。

该论文提出了一种采用脉冲宽度和脉冲位置调制的65nm CMOS类E功率放大器，实现了28.6dBm的输出功率，解决了近瓦级输出功率在纳米CMOS工艺中因电源电压缩放和低阻抗匹配带来的挑战。

该论文提出了一种用于软件无线电发射机的异相功率放大器，利用饱和功放的高效率来实现幅度调制，解决了传统I-Q上变频线性功放效率低的问题。

该论文提出了一种完全集成在标准CMOS工艺中的四频GSM/GPRS功率放大器，无需任何外部匹配元件。通过采用分布式有源变压器（DAT）技术，成功解决了手持设备中电源电压变化大和负载失配严重带来的挑战。

该论文提出了一种基于SiGe工艺的平衡功率放大器模块，用于多频段和多模式蜂窝手机，解决了不同2G/2.5G/3G标准下高效率和高线性度需求。通过采用DC-DC转换器优化效率，实现了紧凑的模块设计。

该论文提出了一种基于热扩散率传感的CMOS温度-数字转换器，无需片外模拟元件，在-55至125°C范围内实现了±0.5°C（3σ）的未校准器件间精度，解决了传统带隙温度传感器受工艺偏差影响的问题。

本文介绍了一种用于电容式3轴微加速度计的超低功耗二阶ΔΣ传感器前端，实现电容到数字的转换。该设计在1V供电下工作，功耗仅1.5μW，达到12位精度和1Hz带宽，并集成了信号增强和偏移补偿技术。

本文提出一种基于模式匹配的ΔΣ闭环振动陀螺仪读出接口，通过力反馈克服了开环模式匹配带宽窄、比例因子变化大等缺陷，实现了0.004°/s/√Hz的噪声基底和50Hz带宽。

该论文提出了一种具有智能双极驱动（IBA）的RF MEMS可变电容器，通过电路实现电场方向切换，解决了传统MEMS电容器在长时间循环中因介质充电导致的失效问题，实现了超过1.7×10^8次循环无故障的可靠性。

该论文提出了一种用于电容式MEMS加速度计的斩波稳定接口电路，采用0.6µm CMOS工艺中的横向双极型晶体管（BJT）作为输入级，以降低低频闪烁噪声。实现了接近直流的微重力分辨率，满足了高精度惯性导航等应用需求。

本文提出了一种在标准1µm CMOS工艺中集成电可调无源电阻的单芯片模拟传感器调理IC，通过添加体硅腔体刻蚀实现电阻调整，避免了数字调理的功耗和面积开销，并允许系统组装者在封装后进行校准。

该论文提出了一种用于无线传感器网络的64×128像素异步二进制视觉传感器，通过像素内对比度估计和1比特量化实现低功耗视觉特征提取，采用电荷转移机制进行时间自适应处理，无直流功耗，总功耗仅100µW。

该论文提出了一种16×16 CMOS质子相机阵列，用于直接细胞外氢离子活动成像。通过单片集成传感器和电子学，实现了小几何尺寸内的大规模传感器阵列，为细胞培养的细胞外pH监测提供了新方法。

本文介绍了一款采用65nm工艺的第三代16核32线程加32个scout线程的CMT SPARC处理器，通过多核多线程架构和硬件事务内存实现高吞吐量和高单线程性能。

本文介绍了第三代16核32线程SPARC处理器的物理实现，该处理器针对高性能服务器优化，兼顾单线程与多线程应用。通过内存阵列、寄存器文件和浮点硬件的电路创新来提升性能。

本文介绍了将Cell宽带引擎从65nm SOI工艺迁移到45nm SOI工艺的过程，主要目标是确保游戏应用在45nm节点下仍能保持与65nm和90nm设计相同的运行频率。通过采用优化的电路设计和工艺技术，成功实现了性能的平滑迁移。

该论文介绍了TILE64™处理器，一种具有64个核心的片上系统，通过网格互连解决传统单核和共享总线架构的扩展性问题，满足嵌入式应用的高性能需求。

该论文提出了一款具有8640 MIPS性能的多核SoC，集成了8个CPU和8个RAM，通过独立电源关断控制实现功耗优化，并采用自动并行化编译器自动将串行程序转换为多核并行代码，解决了嵌入式应用中的能效与编程复杂度问题。

该论文介绍了一款采用65nm工艺、集成2.05亿晶体管的四核安腾处理器，包含30MB缓存，核心频率达2.0GHz。通过电路方法学增强和缓存优化，实现了低电压操作和低待机功耗，解决了高集成度与低功耗的矛盾。

该论文针对四核安腾处理器中电压缩放和软错误率(SER)免疫的电路设计挑战，提出了相关电路技术。通过解决电压-频率缩放带来的低电压操作困难以及逻辑电路对SER的敏感性，实现了在逻辑电路数量增加3倍的情况下保持可靠性和能效。

本文提出了一种90nm CMOS 8Gb/s收发器，采用3倍过采样2阈值眼跟踪CDR电路，结合发送端5抽头FFE、接收端模拟均衡器和2抽头DFE，在-36.8dB损耗的160cm背板上实现了低于10^-12的误码率。

该论文提出了一种40Gb/s CMOS串行链路接收器，集成了自适应均衡器和时钟数据恢复电路，以解决高速数据传输中因趋肤效应和介质损耗引起的严重码间干扰问题。通过消除均衡器与CDR之间的50Ω缓冲器，实现了低功耗和高集成度。

该论文设计并实现了一个全集成双二进制收发器，采用90nm CMOS工艺，数据速率达到20Gb/s。通过利用双二进制信令的带宽效率（频谱仅为NRZ的一半）以及信道固有滚降特性，有效克服了背板通信中的信道损耗问题。

提出一种6Gb/s接收均衡器，通过直接测量均衡器输出幅度来实现自适应均衡，以补偿高速串行通信中的码间干扰（ISI），适用于PCB或背板信道。

该论文提出了一款符合IEEE 802.3an标准的10Gb/s以太网收发器，采用0.13µm CMOS工艺，可实现100米UTP电缆传输。重点介绍了发送器和EC DAC的分段电流舵架构，通过6位温度计编码改善DNL和减小非线性毛刺能量。

本文设计了一款用于多种10Gb/s通信标准的串行数据发送器，采用0.13µm CMOS工艺，通过集成发射均衡技术解决不同信道损耗下的信号完整性问题。该发送器兼容XFP、SFP+、10GBASE-KR等多种标准，满足高速光网络和铜背板应用需求。

该论文提出了一种在65nm体CMOS工艺中实现的8.5Gb/s高摆幅源串联端接（SST）发射机，通过结合1.0V薄氧化物预驱动级和1.5V厚氧化物输出级，解决了多标准I/O对更大垂直眼开度和更高直流电源电压的需求。

该论文提出了一种用于2-drop DRAM接口的3.2Gb/s 8位单端电流积分DFE接收机，采用内部参考电压生成以减少外部耦合噪声，并通过单环符号-符号LMS算法确定单抽头均衡系数，解决了传统双环实现中的复杂性问题。

本文提出了一种在90nm CMOS工艺下实现的脉冲式超宽带（UWB）发射机，通过避免传统混频器上变频架构，有效解决了本振泄漏问题，并实现了1.8G脉冲/秒的高脉冲速率。

该论文实现了一款符合IEEE 802.15.4a标准的UWB收发器，采用0.18µm CMOS工艺，同时支持通信和定位功能。解决了现有UWB无线电不完全符合标准或缺乏定位能力的问题。

本文提出了一种基于CMOS工艺的超宽带（UWB）成像相机，集成了7×7个同时工作的有源像素，实现了二维平面阵列成像，取代了以往一维线性阵列的波束扫描方式。该芯片解决了UWB成像系统在单芯片上实现二维像素阵列与高深度分辨率的关键问题。

该论文设计了一款完全集成的14频段UWB射频收发器，覆盖3.1至10.6GHz全频段，采用0.13µm SiGe BiCMOS工艺，支持全球部署并兼容6个WiMedia频带组。解决了现有UWB IC无法覆盖全指定频率范围的问题。

本文提出一种基于次谐波注入锁定的超宽带（UWB）快速跳频频率生成方法，解决了WiMedia UWB系统中本地振荡器（LO）生成的多频率、低杂散、快速建立时间等关键挑战。采用90nm CMOS工艺实现，验证了该方法的有效性。

本文提出一种用于MB-OFDM UWB系统的3-10GHz 14频段CMOS频率合成器，采用单边带混频架构实现全频段覆盖，并引入杂散抑制技术以满足快速跳频（<9.5ns）要求。解决了传统多PLL或复杂分频器方案在面积和功耗上的局限。

该论文设计了一款覆盖0.6-10GHz的宽带接收机前端，采用45nm CMOS工艺，旨在支持软件定义无线电的多频段多模式需求，解决了宽带接收中的线性度和噪声性能问题。

本文利用标准90nm CMOS技术成功实现了60GHz单芯片发射机和单芯片接收机的集成，提出了一种可靠的60GHz单芯片无线电解决方案。通过优化晶体管布局、建立完整精确的模型以及改进寄生参数提取方法，实现了覆盖57-66GHz全频段的宽带超外差架构，并将模拟无线电前端与高速数字信号处理器协同设计与集成。

该论文提出了一种适用于身体区域网络的自适应跳频收发器，支持60kb/s至10Mb/s的数据速率，能效为0.37nJ/b。解决了人体组织高传播损耗和信道位置依赖导致的通信效率低下问题。

该论文提出了一种名为“生命温度计”的集成微电子系统，用于可视化隐藏的生命节律，旨在将人机交互从键盘等传统方式转变为无干扰传感器信号驱动的新范式，并推动计算机更深入地融入人类生活。论文阐述了超越传统芯片集成的“生命集成”电子学概念，即人与芯片的集成形成生命中的集成系统。

该论文提出了一种基于CMOS工艺的微型核磁共振（NMR）系统，通过集成高灵敏度、多功能的射频收发器，实现了对水和生物分子的质子NMR测量。与商用台式NMR系统相比，该系统的灵敏度提高了60倍，尺寸缩小了40倍，重量减轻了60倍，为生物分子传感提供了小型化解决方案。

本文介绍了CMOS图像传感器技术在生物医学领域的应用，重点展示了首个植入患者眼内的CMOS成像芯片，实现了部分视觉恢复。同时讨论了低成本微型CMOS图像传感器用于体内视频探头的设计。

本文设计了一款1600像素的视网膜下植入芯片，利用眼睛自然光学系统帮助盲人恢复视觉感知。该芯片采用无直流端子和±2V供电设计，解决了植入空间有限的问题，并优化了长寿命和高刺激效率。

该论文提出了一款128通道、6mW功耗的无线神经记录芯片，集成了在线尖峰分类和UWB发射器，解决了多通道神经信号无线传输和片上实时处理的问题。

本文提出了一种256×256 CMOS微电极阵列，用于对急性脑切片进行细胞外神经刺激。该阵列解决了传统刺激方法空间分辨率低、刺激位点数量有限的问题，实现了高密度、高吞吐量的神经刺激。

本文提出了一种基于平面时尚电路板的连续医疗监控芯片，功耗仅为1.12mW。该芯片直接集成在布基电路板上，解决了传统柔性塑料板与织物集成时带来的僵硬感问题，实现了可穿戴健康监测的低功耗、高舒适度方案。

该论文提出了一种功耗仅8µW的异频斩波放大器，用于直接提取2µVrms的神经生物标志物。通过结合斩波稳定和异频信号处理，并利用tanh函数简化偏移校准，解决了相位敏感性问题，实现了低功耗、高精度的神经信号提取。

本文设计了一款用于移动式脑电图(EEG)系统的8通道采集ASIC，采用0.5μm CMOS工艺，总功耗仅200μW。芯片集成了8个读出通道、11位ADC、方波振荡器和偏置电路，旨在实现低功耗、高集成度的便携式医疗诊断设备，提升患者舒适度并扩展应用场景。

该论文提出一种集成CMOS单光子雪崩二极管（SPAD）和微型LED的微系统，用于时间分辨荧光分析，解决了传统荧光测量依赖昂贵大型仪器且易受干扰的问题，实现了小型化、低成本和高精度的荧光寿命检测。

该论文设计了一款基于CMOS工艺的576电极微阵列芯片，用于无标记电化学DNA杂交检测。通过将电极-电解质电容作为一阶delta-sigma调制器的积分器，实现了紧凑的24通道并行读取和片上模数转换，解决了传统方法需要外接仪器和标记的问题。

该论文提出了一种集成阻抗传感的指纹传感器，用于检测假手指欺诈，防止指纹识别系统被欺骗。通过将电容式指纹传感与阻抗检测相结合，实现了用户认证与防欺骗的一体化。

本文提出一个10位75ns CMOS扫描显示驱动系统，用于QVGA LCD，通过优化源极驱动器架构实现高速、高精度输出，满足高分辨率显示对快速建立时间和低功耗的需求。

本文提出一种直接型快速反馈电流驱动器，用于中到大型AMOLED显示器。该方案通过反馈机制补偿数据线寄生电容的影响，在保持电流驱动精度的同时显著提高驱动速度，解决了传统电流驱动方法在大尺寸面板上速度慢的问题。

提出一种用于移动TFT-LCD驱动IC的紧凑低功耗CDAC架构，采用单个电阻梯产生内部参考总线，通过逆LCD响应补偿像素非线性，并支持独立伽马校正以满足高色深需求。

该论文实现了工作在95GHz的全集成接收机，包括LNA、混频器、IF放大器、基频正交VCO和静态分频器，采用65nm数字CMOS工艺。解决了毫米波频段下CMOS接收机集成度和性能的挑战，展示了CMOS在95GHz高频应用的可行性。

本文在90nm标准CMOS工艺中实现了60GHz接收机前端，功耗仅24mW，且仿真与实测结果高度吻合，解决了毫米波CMOS接收机设计中仿真不准确和量产难度大的问题。

该论文提出了一种在90nm数字CMOS工艺中实现的52GHz相控阵接收机前端，通过在LO路径进行移相来减少高频信号在CMOS衬底上的长距离布线，从而解决损耗和匹配问题，并实现低面积和低功耗的波束赋形。

该论文提出了一款可扩展的6-18GHz并发双频四波束相控阵接收机，采用CMOS工艺实现。主要解决了传统相控阵系统成本高、体积大的问题，通过硅基集成实现了尺寸和成本的大幅降低。

该论文提出一种基于天线反射器切换的近场调制技术，能够在近场区域产生空间上独立控制的信号，从而突破传统发射机信号在所有方向携带相同信息的限制。通过切换天线附近的反射器状态，实现不同角度的信号独立调制，为空间复用和方向图合成提供新思路。

该论文提出了一种采用30GHz本振(LO)的60GHz CMOS接收机，通过使用半输入频率的LO来简化LO和分频器设计，同时针对LO三次谐波引入的额外镜像问题提出了解决方案。

本文设计了一款60GHz低噪声放大器（LNA），采用65nm数字CMOS工艺，实现单端输入转差分输出。在59.3GHz频率下，达到22.3dB电压增益（19.3dB功率增益）和6.1dB噪声系数，适用于宽带高速无线通信系统。

该论文在0.13µm CMOS工艺上设计了一款18GHz低噪声放大器，集成了2kV ESD保护，实现了4dB的噪声系数。解决了高频段无线通信中对ESD保护和低噪声性能的需求。

该论文提出了一种采用内部反馈技术的宽带分布式放大器，在90nm CMOS工艺中实现了660GHz的增益带宽积。解决了传统分布式放大器增益与带宽折衷的问题，适用于高速链路、宽带无线电收发器和高分辨率雷达成像系统。

1.8V 2Mb SPRAM芯片采用0.2μm逻辑工艺，实现低功耗非易失性存储

基于电容耦合的无线互连方案为3D系统集成提供单向和双向传输能力

实现了一种低能耗电感耦合收发器，能耗降低20倍，数据传输速率达1 Gb/s。

65nm超低功耗CMOS技术下设计的高频低漏电SRAM宏单元

一款90nm CMOS工艺下可重构Viterbi加速器，支持16-256状态，最高2.35 Gb/s数据速率。

65 nm CMOS工艺下，采用8T位单元和冗余感放技术实现最低350 mV工作电压的256 kb SRAM。

提出一种45nm体CMOS嵌入式SRAM，通过改进辅助电路增强工艺和温度变化的抗扰性。

一款基于0.13μm CMOS工艺的BAW调谐正交压控振荡器，采用新型源极退化耦合机制实现低功耗高性能。

提出了一种65纳米嵌入式SRAM技术，采用晶圆级老化模式、漏电位冗余和铜E-trim熔丝修复，以提高良品率。

90纳米工艺下开发的512Mb二极管开关PRAM，实现266MB/s读取吞吐量。

采用主动阻尼技术抑制电源网络共振，最高减少13dB噪声。

一种利用工艺变异的数字16 pJbit芯片识别电路，具有高稳定性和低功耗特性。

提出并实现了一种考虑人耳特性的低功耗数字助听器芯片，采用两步增益拟合验证算法和耳道建模滤波器电路。

一款用于信号、图像和视频处理的可编程流处理器SoC，具有512 GOPS性能。

提出一种基于异步片上网络的可重构基带平台，支持多标准设备开发。

65nm CMOS SOI工艺的全静态ADPLL，支持宽电源和调谐范围，功耗低至1.6mW/GHz。

65nm CMOS工艺下80核处理器实现1 TFLOPS性能

80纳米工艺下实现的4Gbps/pin 32位512Mb GDDR4图形DRAM，采用数据总线反转编码降低功耗和噪声。

IBM POWER6处理器采用65nm SOI工艺，双核设计，频率高达5GHz，功耗低于100W。

该论文未提供摘要，无法总结具体内容。

该论文未提供摘要，无法进行概要总结。

无摘要信息

集成射频接收器和热电发电器的自主电源管理IC，效率达78%。

本文介绍了一种集成GSM基带-射频和电源管理单元的SoC，展示了其集成挑战与性能。

通过电容驱动芯片长线实现高速低能耗

Sun Microsystems的Niagara2处理器采用多线程架构，提升性能与能效比。

65纳米SOI技术实现的多核Cell Broadband Engine™，采用双电源供电提升SRAM稳定性和性能。

本期特刊聚焦2007年IEEE国际固态电路会议的多项创新技术，包括多核处理器、高效能服务器芯片及先进CMOS设计。

提出一种最小能量跟踪环路，结合嵌入式DC-DC转换器，实现超低电压下的能量优化。

提出一种基于亚稳态的高熵真随机数生成器，通过动态控制实现高质量随机比特流。

开发了基于柔性基板和玻璃基板的UHF RFCPU，用于安全RFID系统，集成8位CPU和加密功能。

Xetal-II是一款320处理单元的SIMD处理器，峰值性能107 GOPS，功耗600mW，适用于视频场景分析。

开发了一种带有线性电荷泵和新型环路带宽校准系统的1/6 PLL发射器，校准时间短且精度高。

0.18微米CMOS工艺实现24GHz平衡放大器，增益达45dB。

在130nm CMOS工艺中实现0.2V超低电压下480kb亚阈值SRAM，每比特线支持1k个单元。

设计了一种0.9V低功耗Delta-Sigma调制器，动态范围达83dB。

提出一种采用分段线性DAC的10位LCD列驱动器，有效减少芯片面积并提升色彩深度。

一款128x128像素的异步时间对比视觉传感器，具有120dB动态范围和15μs延迟

提出一种信号相关抖动方案，优化15位20MS/s流水线ADC的数字校准。

一款低功耗18V 22mW 10位30MS/s流水线ADC，适用于子采样应用

提出一种无电感20Gb/s 1:4解复用器及低功耗二分频电路设计。

提出一种混合主动-被动环路滤波器的第五阶连续时间ΔΣ调制器，具有低功耗和高鲁棒性。

一种用于自触发传感器的无时钟10位类流水线模数转换器

采用数字校准技术消除锁相环系统中电荷泵的电流失配，无需额外复制电荷泵。

提出一种高线性度快速锁定脉宽控制环路，具有宽范围输入输出占空比和低功耗特性。

提出一种利用位线电荷回收的低功耗SRAM设计，显著降低写入功耗。

毫米波CMOS外差接收机设计，集成片上LO和分频器

提出了一种用于非恒定包络信号的极性调制器，采用自振荡放大器和注入锁定上变频技术。

一款用于音频应用的低功耗连续时间16位ADC设计

一种可编程温度补偿CMOS电流基准，实现低温度系数和宽范围电流输出。

提出一种新型数字相位转换器架构，实现高分辨率且不受工作频率和上升时间影响。

一种具有宽跟踪范围的混合模拟数字四分频时钟数据恢复电路

2008年2月JSSC期刊收录多篇关于低功耗、高性能ADC和调制器的论文。

提出一种混合PLL，结合分数和整数模式，实现快速锁定和设计简化。

提出两种技术实现高性能低功耗TCAM，用于IP地址查找。

提出一种适用于移动设备NAND闪存的高电压模拟系统，重点优化低电压、低功耗和小面积设计。

IEEE JSSC期刊宣布新任副主编Sreedhar Natarajan的任命及其在内存技术领域的丰富经验。

本文提出了一种片上深度亚稳态测量方案，采用0.18μm工艺实现，提升了测量精度和控制能力。

本文分析了瞬态热效应对三频GSM BiCMOS接收器DCS路径灵敏度的影响，并提出改进方案。

通过跨导耦合提升锁定范围的20GHz正交注入锁定LC分频器

40 Gb/s宽带数据接收器的跨阻AGC放大器和CDR电路设计与实现

一款采用0.35微米CMOS工艺的万帧每秒图像传感器，具备像素级并行处理能力

提出一种高线性、平衡噪声消除的低噪声放大器，适用于低电压操作。

采用注入锁定技术的20Gb/s突发模式时钟数据恢复电路，实现高速低功耗操作。

通过电感与电容交叉耦合技术降低差分共源共栅LNA噪声并提升线性度

描述了一种用于移动电话应用的UHFRFID阅读器单芯片CMOS收发器。

本文提出了一种用于512 Mb图形SDRAM的混合模式延迟锁定环（MDLL），通过时钟分频和模拟相位生成扩展了锁频范围。

本文提出了一种用于移动WiMAX系统的多模式LDPC解码器设计。

基于自路由网络的LDPC解码器芯片，符合IEEE 802.16e标准，提升解码吞吐量。

实现了一个包含36个异步时钟独立处理器的简单可编程处理器阵列。

提出一种基于变压器的电压合成方法，用于提高CMOS功率放大器在功率回退时的效率。

该期刊包含多篇关于CMOS电路设计的论文，涵盖低噪声放大器、功率放大器、时钟恢复电路等主题。

90纳米技术中电感耦合噪声的测量与分析

通过多相注入技术显著扩大基于环形振荡器的频率分频器的锁定范围。

IEEE JSSC期刊宣布任命Jafar Savoj博士为副编辑，并感谢即将退休的Un-Ku Moon教授的服务。

一种高分辨率且面积高效的数字化可变电阻器设计。

IEEE JSSC期刊论文分析请求，但提供的文本内容不完整且缺乏具体论文信息。

首款1立方厘米计算机集成传感器、超宽带脉冲无线电通信、计算引擎和电池，实现低功耗通信与定位。

2008年IEEE JSSC期刊特刊，涵盖数字电路设计、存储器及模拟电路等领域的最新研究成果。

提出一种新型RF信号质量测量宏，用于RF测试与诊断，面积仅为传统芯片频谱分析仪的1/10。

一款0.5V电源供电的8位10Ms/s流水线ADC，采用90nm CMOS工艺，无需电压提升技术。

本文探讨了在连续时间ADC中使用VCO量化技术，实现了86/72 dB SNR/SNDR的性能。

介绍了一种16通道时间交织ADC，结合高采样率和良好能效，采用超前逻辑减少延迟。

开发了一种高灵敏度CMOS图像传感器，通过新型像素设计实现高满阱容量。

一款24 Gb/s软件可编程模拟多音调发射器，支持多种通信模式。

提出一种45nm 2端口8T-SRAM，采用分层复制位线技术，解决同时读写问题。

一款适用于短距离无线应用的52GHz BFSK收发器，采用注入锁定和片上天线设计。

一款采用90nm CMOS工艺的60GHz接收前端芯片，集成LNA、混频器和锁相环合成器。

70纳米工艺16Gb 16级单元NAND闪存，实现4位存储，提升存储密度。

提出一种混合连续时间/离散时间级联ΔΣ调制器，实现高动态范围和高带宽的模数转换。

提出一种90nm CMOS工艺下的9位125ps分辨率粗-细时间数字转换器，采用新型时间放大器阵列提升时间分辨率。

本文提出了一种用于片上高速网络的双向多分支传输线互连技术，支持多点对多点通信。

提出一种电路，用于在高泄漏设备中确定最优供电电压以最小化能耗。

提出了一种低功耗高分辨率多相位耦合振荡器的设计方法及其应用。

通过磁耦合堆叠电感设计实现高效率DCDC转换器，使用2nH小电感

一款低功耗高数据率的超宽带收发器，采用0.18微米CMOS工艺，实现1Gbps数据传输。

提出一种基于数字MDLL的时钟倍频器，采用新型TDC和双采样技术实现亚皮秒级抖动性能。

提出一种新型注入锁定分频器，结合LC型和环形振荡器型优点，实现高速、低功耗、宽锁定范围和精确正交输出。

一篇关于65纳米CMOS工艺下可扩展低功耗I/O收发器的IEEE JSSC论文，支持5-15 Gbps操作。

提出一种动态偏置技术，提升65nm CMOS SRAM阵列的抗波动能力。

提出一种新型MLC NAND页架构，通过临时LSB存储和并行MSB编程减少单元间干扰。

提出一种8T-SRAM单元，提升高速缓存中的变异容忍度和低电压操作性能。

设计并实现了一个可配置的异构多核SoC，集成多种处理器以支持高性能和低功耗应用。

回顾过去20年数字集成电路设计的主要趋势

无摘要提供，无法生成概要

无摘要提供，无法生成概要

研究一种亚阈值处理器设计，用于超低能耗传感器系统，重点解决性能和能耗问题。

异构多核处理器架构实现54倍AAC-LC立体声编码性能提升

2007年VLSI电路研讨会精选论文，涵盖数字、存储、模拟及无线通信电路。

回顾1980年代VLSI电路研讨会中存储器技术的演进与创新

提出新型谐振时钟锁存器设计方法，显著降低时钟网络功耗。

提出一种全数字片上可靠性监测器，用于高分辨率测量数字电路频率退化。

提出一种具有超快自适应输出瞬态响应的集成DC-DC迟滞降压转换器，采用最大充电电流控制以实现快速参考跟踪。

SiGe技术实现的165GHz收发器，集成度高，性能优异

基于锁存器亚稳态的两种新型硬件随机数生成器，采用浮栅技术降低功耗并提高随机性。

0.9V低电压双采样开关RC Delta-Sigma音频ADC，实现92dB动态范围。

一款12-GS/s 8位数模转换器，用于背板通信，采用90nm CMOS工艺，功耗190mW。

本文介绍了一种用于60GHz收发器的16-18.8GHz亚整数分频频率合成器。

设计了一种0.5V供电的2.4GHz超低电压RF接收器，采用90nm CMOS工艺。

本文提出了一种新型DVFS FFT处理器，适用于MIMO OFDM通信系统，支持多模式处理并降低功耗。

提出一种嵌入可编程3D图形渲染引擎的3D显示处理器，支持高真实感和交互性。

采用新型片上变压器功率合成网络的5.8 GHz CMOS线性功率放大器

90纳米CMOS工艺下16Gb/s低功耗光互连收发器设计

一款90纳米CMOS工艺的宽带低成本直接转换接收器前端

一种采用噪声和失真抵消技术的高线性宽带CMOS LNA设计

提出一种基于GDCO相位检测器的抖动容限增强型10Gb/s时钟数据恢复电路

介绍了一种低功耗802.11abg SoC，采用单权重组合器技术，显著提升接收信号质量。

提出一种基于类晶闸管电路的低功耗可调延迟元件，适用于密集阵列中的异步延迟。

一款采用0.18µm CMOS工艺的高集成度UHF RFID读写器IC，支持860-960MHz频段及多种标准。

提出一种基于FGMOS的连续可调CMOS跨导器技术，实现高线性差分电流缩放。

提出一种采用双谐振腔的TITO VCO和电流复用LNA，实现低相位噪声和高增益。

该论文提出了一种采用开关耦合电感的宽调谐范围CMOS VCO设计，显著提升了调谐范围且仅小幅增加相位噪声和芯片面积。

0.13μm CMOS工艺下设计的0.9V 245GHz自测试高可靠性低噪声放大器

设计了一种高效远场射频能量收集系统，适用于低功耗传感器网络。

采用0.18微米CMOS技术的单芯片高斯单周期脉冲发射器，用于芯片间超宽带通信。

提出一种低功耗基带模拟域信号分量分离器，用于64-QAM 802.11 LINC发射机。

该期刊包含多篇关于射频集成电路的论文，涵盖功率放大器、频率合成器和收发器等技术。

IEEE JSSC期刊宣布Behzad Razavi教授担任新副编辑，介绍其学术背景与研究领域。

2007年RFIC研讨会上的无线集成电路设计进展概述

介绍两种并联功率合成变压器在完全集成CMOS功率放大器中的应用及性能比较。

递归接收器下变频器设计，通过多频带反馈和增益复用降低功耗

本文提出了一种自适应均衡器，用于0.2-2 Gb/s NRZ信号的6倍过采样接收器。

本文介绍了一种采用0.18μm SiGe BiCMOS技术实现的12 GHz直接数字频率合成器MMIC，具有9位相位和8位幅度分辨率。

本文介绍了一种在0.13μm CMOS工艺中实现的24GHz全集成双转换发射机链，带有片上偶极天线和整数N合成器。

提出了一种宽带频率合成器架构，结合DDFS和偏移PLL，实现高频率分辨率和低相位噪声。

在0.18微米CMOS工艺中实现40Gbs跨阻放大器，采用新型电感峰值技术提升带宽

一款符合IEEE 802.15.4标准的2.4 GHz CMOS接收器前端，采用90 nm工艺，低功耗设计。

90纳米CMOS工艺实现的75GHz锁相环，具有高频率操作和低参考馈通特性。

本文介绍了一种采用CMOS 0.18μm技术的Ku波段4次谐波混频器设计

提出了一种用于SOI谐振加速度计的CMOS读出电路，采用全差分拓扑结构，提高了信噪比。

提出一种可编程SIMD视觉芯片，用于实时视觉应用，结合SIMD处理单元阵列和行并行处理器，实现高速像素并行和行并行操作。

提出一种同时转换双通道的ADC架构，适用于便携式宽带无线电接收器。

本文展示了一种用于X和K波段的8元素相控阵接收器，采用0.18μm SiGe BiCMOS技术。

回应关于未引用Ballantyne论文的质疑，并讨论其设计的稳定性问题。

论文讨论了电孤子振荡器的自生成问题，并澄清了先前工作的遗漏和误解。

IEEE JSSC 2008年6月刊包含多篇关于射频集成电路设计的论文，涵盖宽带Balun-LNA、Ku波段混频器、相控阵接收机等主题。

IEEE JSSC期刊宣布Kari Halonen教授担任副主编，专长于模拟和射频电路设计。

一种用于感测差分电容器电容的单端电容器接口电路。

IEEE JSSC撤回Adrian Maxim因伪造数据和作者信息的论文。

设计并分析了一种全集成自适应电流调整的乘法DLL，用于生成低抖动时钟。

提出一种宽带巴伦低噪声放大器，结合共栅和共源级实现噪声与失真抵消。

介绍了一种40 MHz中频、1 MHz带宽的双路径带通ΣΔ调制器，具有72 dB动态范围和低功耗特性。

本文介绍了一种用于生物遥感和无线体域网的低功耗1V射频收发器。

本文介绍了一种用于毫米波应用的90nm CMOS集成LNA，具有高增益和低噪声。

65纳米CMOS工艺实现的多标准多频段电视调谐器，支持多种数字电视标准。

一种用于多标准接收器的CMOS模拟基带链，具有低噪声和高动态范围。

一种可配置的高边/低边驱动器，具有快速且均衡的开关延迟

一种用于QAC IR-UWB接收器的超低能耗数字后端，支持多种频段和脉冲速率。

提出一种功率可扩展的10位流水线ADC，通过消除前端采样保持电路降低功耗20%。

提出一种高分辨率、低延迟的时间数字转换器，采用被动电压分压器进行局部插值，具有抗工艺变化的鲁棒性。

一款高效能立体声Delta-Sigma ADC，具有124 dB动态范围和111 dB THD。

一种具有宽动态范围和线性响应的CMOS图像传感器，采用三种光电流积分技术。

一款90纳米CMOS工艺的毫米波功率放大器，具有20 dB线性增益和8 dBm输出功率。

提出一种快速校准多级ADC中DAC和增益误差的技术，显著提升性能。

评估采用µ-Czochralski单晶硅薄膜晶体管技术在模拟和射频应用中的性能。

提出一种自动偏置电路，优化SCCMOS电源开关的栅极电压以最大程度降低漏电流。

无法提供概要，因缺少摘要和具体内容信息

无摘要

本文提出了一种用于宽动态范围电容传感器的优化开关电容前端电路设计方法。

本文提出了一种新型CMOS电热频率锁定环，通过电热滤波器的温度依赖性相位偏移确定输出频率。

本期IEEE JSSC特刊精选了2007年第33届欧洲固态电路会议(ESSCIRC)的论文，涵盖模拟/RF电路和数字电路的最新研究。

该期刊收录了多篇关于低功耗无线通信、毫米波电路和生物遥测应用的论文。

提出一种适用于SOI技术的远距离光源位置测量方法

提出一种新型超低功耗源耦合逻辑电路，适用于弱反型区工作。

研究标准CMOS工艺下的TOF 3D成像像素结构及其应用。

IEEE JSSC 2008年8月特刊收录多篇前沿集成电路设计论文，涵盖宽带接收机、WiBro/WiMAX收发器、RFID读写器等方向。

开发了一种180 Kbit MRAM模块，采用0.28微米CMOS工艺，具有双感测放大器和切换电容写入驱动。

提出一种基于18分频双脉冲环路的25Gbps容忍长连零的突发模式时钟数据恢复电路

研究高效能Class-E功率放大器与集成巴伦的CMOS设计

开发了一种用于AM/FM收音机调谐器的10.7 MHz中频带通离散时间4阶4位ΔΣ调制器，采用直接前馈补偿和双采样技术。

本文介绍了一种具有广泛可编程中心频率的四位四阶Delta-Sigma调制器设计。

提出一种基于前向算法的高吞吐量最大后验概率检测器，适用于高速通信系统。

一款集成所有模块的单片UHF RFID读写器，采用0.18μm CMOS工艺，优化了多协议操作的功耗。

本文介绍了一种低功耗高性能的双信号路径直接转换WiBro/WiMAX收发器。

65纳米CMOS工艺下的宽带W波段接收前端设计

本文设计了一种用于电化学生物分子检测的4x4有源CMOS传感器阵列。

提出一种用于无源UHF RFID标签的EEPROM编程控制器，提升写入擦除耐久性。

无摘要信息，无法提供概要。

通过推挽拓扑和比较器反馈技术，实现高效数字电路的线性稳压，降低电源噪声30%并减少总功耗1.4%。

IEEE JSSC特刊介绍2007年CICC会议的14篇论文，涵盖无线射频、混合信号、数字IC等多个技术领域。

本文研究了适用于低电压和低功耗操作的LDPC解码器VLSI架构。

提出统计分析方法优化SRAM感应放大器设置时间

17 GHz低功耗无线传感器网络射频前端设计

一款用于大规模高速成像研究的64像素CMOS测试芯片，具有低偏斜和抖动特性。

提出一种低抖动环形振荡器PLL设计，采用相位噪声预放大技术

提出一种0.9V输入、2.5V/100mA输出的DCM升压转换器，采用新型低压PWM调制器和CMOS控制整流器，效率达85%。

本文介绍了一款低功耗多媒体SoC，支持全可编程3D图形和多种视频编解码，适用于移动设备。

本文介绍了一种22-24 GHz CMOS 4元件相控阵，具有低功耗和小面积特点。

一款采用自适应带宽控制的464 GHz LC PLL，用于转发时钟链路

一款无需外接谐波抑制和镜像滤波器的CMOS低中频直接转换DTV调谐器

提出一种新型终止技术，降低闪存ADC的输入电容和功耗。

提出一种快速VSWR保护方法，应用于单片3W 55% PAE RF CMOS功率放大器。

一种毫米波电路技术通过电感反馈提升谐振电路速度62%，实现128GHz振荡器。

提出一种无需高阶滤波器的非相干DPSK接收机，用于双频带遥测系统，有效抑制功率信号干扰。

一款符合GSM/EDGE标准的四频段SiGe双极功率放大器芯片

研究硅锗BiCMOS技术在X波段雷达收发模块中的应用，展示了一个5位接收器的性能。

开发了用于FMCW汽车雷达的SiGe HBT单端77/79 GHz接收器。

提出一种新型双端口SRAM单元设计，提升读写干扰下的稳定性并减小面积。

一款低功耗高性能多媒体流处理器，支持图形和视频处理。

提出一种基于数字电压测量的片上测试结构，用于纳米技术中最小尺寸器件的随机变异表征。

提出了一种基于单元的设计方法，用于高效设计100 Gb/s及以上速率的SiGe双极集成电路。

纠正关于相位噪声表达式的错误，证明原始结论正确

提出一种优化集成神经记录系统设计的方法，重点考虑功耗和芯片面积。

研究比较了三种20Gbps背板收发器的性能，包括双二进制、PAM4和NRZ信号格式。

该论文探讨了数字对象标识符在JSSC期刊中的应用。

无摘要提供，无法生成概要

动态元件匹配技术消除高分辨率DAC中的非线性失真

提出一种补偿数据和边缘样本的自适应均衡器，改善串行链路性能。

2007年Bipolar/BiCMOS电路与技术会议精选论文集，涵盖先进工艺、电路设计、模型、可靠性等主题。

提出一种基于匹配线稳定性的内容可寻址存储器匹配检测方案，显著降低能耗。

65纳米CMOS工艺下毫米波集成电路的设计与测量

提出基于误码率最小化的I/O链路均衡器自适应策略，显著提升接收电压裕度。

该期刊包含多篇关于高速SiGe双极集成电路、雷达模块接收器、无线传感器网络前端和神经记录系统的论文。

提出X校准技术，有效解决纳米级SRAM位线泄漏电流问题。

采用HVHBT GaAs技术的250W对称Doherty放大器，实现57%效率和55dBc线性化ACPR。

一款6位3.5GS/s低功耗闪存ADC，采用90nm CMOS工艺，具有高速低压特性。

提出一种新型混合模式BPSK解调器，适用于家庭网络CATV线路。

一种采用数字极性架构的CMOS射频功率放大器，提升高线性信号放大时的功率效率。

采用RF-MEMS开关的自适应系列LC匹配网络，提升多频多模移动电话链路质量。

一款具有可调预加重功能的大型摆动40-Gb/s SiGe BiCMOS驱动器

一种低功耗全植入式15通道视网膜刺激器芯片，用于视网膜假体，帮助恢复AMD等疾病患者的视力。

本文介绍了一种用于2.4 GHz WPAN应用的低功耗全单片亚阈值CMOS接收器。

提出一种深亚阈值6-T SRAM设计，采用门控反馈写入辅助技术，在0.13微米CMOS工艺下实现193mV至1.2V工作电压范围，能耗降低36%。

采用InP HBT技术实现的7位5Gsps超宽带ADC，具有高采样率和宽带宽性能。

分析并设计了一种宽动态范围的CMOS衰减器，采用0.13μm工艺，频率范围DC-2.5GHz。

采用斩波稳定技术实现模拟乘法器的超低偏移设计

2008年化合物半导体集成电路研讨会精选论文介绍

开发用于210 GHz雷达系统的W波段和G波段毫米波单片集成电路及模块。

该期刊包含多篇关于高频半导体集成电路设计的论文，涵盖SiGe BiCMOS驱动、超宽带ADC、毫米波雷达等前沿技术。

首款采用SiGe HBT技术的77-85 GHz单芯片直接转换收发器，用于多普勒雷达和毫米波成像。

开发了Ka波段单端和差分相控阵前端，采用0.12μm SiGe BiCMOS工艺。

采用变压器反馈技术的超低压20GHz分频器设计

无摘要信息，无法提供概要

130 nm CMOS工艺下6位全奈奎斯特3 GS/s DAC，具有低功耗和高线性度。

提出一种用于分数-N PLL的全数字相位检测器，实现高调制速率与频率精度。

一款为移动设备设计的低功耗、高性能3D图形处理器，支持全编程顶点和像素操作。

该论文展示了一种在180纳米CMOS技术中实现的2 Gb/s双向芯片间数据收发器，采用差分电感器减少串扰并节省面积。

一款40 Gb/s CMOS串行链路接收器，具有自适应均衡和时钟数据恢复功能。

提出一种新型直角坐标转极坐标处理器架构，采用对数系统计算相位，无需乘法运算。

采用90nm技术开发的512Mb双通道移动DRAM，支持双通道独立操作和共享内存阵列。

开发了一种用于移动设备的高清H.264/MPEG-4双视频编解码器IP，支持实时高清视频处理，功耗仅64mW。

设计了一种1 Gb/s 5抽头分数间隔均衡器，用于CAT5e电缆的信号均衡。

提出一种自适应像素网络的CMOS指纹识别系统芯片，集成列并行处理器进行图像处理。

提出一种无时钟连续时间ADC-DSP-DAC系统，通过非均匀采样避免混叠失真

提出一种利用低频二阶互调抑制三阶互调的射频前端线性化技术。

设计了一种用于荧光寿命成像的全集成单光子雪崩二极管阵列，具有高时间分辨率。

提出一种用于集成相控阵的可变相位环形振荡器和PLL架构，减少关键模块，实现紧凑低功耗设计。

提出一种具有无限相位偏移和数字控制占空比的宽范围延迟锁定环（DLL）。

提出一种基于背栅偏置技术的快速唤醒电路，实现亚100纳秒的睡眠到激活模式转换。

本文提出了一种基于自适应数字校准的RF下变频混频器二阶互调失真消除方案。

无摘要信息，无法提供概要

无摘要信息，无法提供概要

2007年亚洲固态电路会议特辑介绍，聚焦亚洲IC设计与商业发展。

研究并设计了一种改进的片上电源轨ESD钳位电路，避免系统级ESD测试中的闩锁失效。

本文探讨了在数字CMOS中设计低面积主动反馈低噪声放大器（LNA）的方法，以满足多标准无线电的需求。

提出一种低功耗动态存储器字线解码器，显著降低未选中存储区的功耗和泄漏。

该期刊收录了多篇关于低功耗移动设备和高性能集成电路设计的论文。

该论文介绍了一种高线性度低噪声可变增益放大器及其连续增益控制技术。

通过canary细胞反馈机制实现SRAM待机功耗的动态优化

2008年IEEE固态电路期刊索引，涵盖所有技术条目和作者索引。

用于慢性双向脑机接口的22W通道频谱分析IC

提出一种用于10G-EPON系统的突发模式时钟数据恢复电路，采用单门控压控振荡器和1/6 DAC，显著降低频率误差。

一款低功耗音频DAC，采用三级动态元件匹配技术和无符号间干扰输出级，实现108 dB动态范围。

提出一种结合AB类和开关模式的电源调制器，适用于CDMA发射机，具有高带宽和低纹波特性。

一款128x128单光子图像传感器，具有列级10位时间数字转换功能，用于高精度时间分辨光学传感。

一种低功耗14位100MS/s流水线ADC，通过共享运放和电容技术实现小面积和低功耗。

本文介绍了一种在90纳米数字CMOS工艺中实现的150MS/s、133μW、7位ADC，采用两种新技术显著提高了能量效率。

一款用于移动脑电图系统的低功耗八通道EEG采集ASIC

提出一种40Gb/s时钟数据恢复电路，采用自适应决策点控制优化BER性能。

90nm数字CMOS工艺下52GHz相控阵接收前端设计

90nm CMOS工艺下实现5665 GHz注入锁定三倍频器，输出正交信号。

首款基于MLSD的多模光纤收发器，集成DSP和AFE，支持10Gb/s电子色散补偿。

本文介绍了一种在90纳米数字CMOS工艺中实现的紧凑型宽带前端设计，采用无电感LNA和单电感双频VCO。

本文介绍了一种用于双向高侧电流检测的仪表放大器，采用多路径间接电流反馈拓扑。

一款符合802.11n草案的双频CMOS MIMO无线电SoC，集成双频RF收发器和数字PHY/MAC。

本文介绍了一种用于高频连续时间模拟滤波器的现场可编程模拟阵列（FPAA）。

采用同心分布式有源变压器(DAT)在130nm CMOS工艺中实现全集成四频段GSM/GPRS功率放大器。

一款完全集成的14频段31至106 GHz UWB RF收发器，采用0.13μm SiGe BiCMOS技术。

一款低噪声宽带3.6GHz数字分数-N频率合成器，采用门控环形振荡器时间数字转换器实现高分辨率

一种采用集成陷波滤波器的低功耗WCDMA发射机，通过反馈滤波技术降低接收带噪声。

一种利用模式匹配和盒式采样降低功耗的振动陀螺仪读出接口。

首款集成多孔径图像传感器，采用0.11微米CMOS工艺，具有高动态范围和低噪声特性。

该论文提出了一种结合噪声耦合和时间交织技术的宽带高线性度ADC，实现了42 MHz带宽和98 dB THD。

本文设计了一种用于无线个人区域网络的脉冲超宽带发射机。

一款6至18 GHz可扩展的并发双频四波束相控阵接收器，采用130nm CMOS工艺实现。

一款符合蓝牙v2.1标准的单芯片CMOS无线电SoC，支持增强数据速率。

65纳米CMOS工艺中实现的高摆幅SST发射机，采用T-Coil增强，支持85 Gbps数据传输。

提出相关电平移位(CLS)技术，实现轨到轨性能并减少运算放大器增益误差。

提出一种改进相位噪声性能的谐波振荡器拓扑结构，通过类C操作实现相位噪声降低3.9 dB。

2008年IEEE JSSC特刊聚焦固态电路会议，涵盖多篇数据转换器论文。

无摘要信息，无法提供概要。

采用混合信号前馈路径实现IM3产物自适应消除的宽带直接转换接收机。

该论文描述了一种用于基于OADM的WDM网络的12.5 Gb/s MLSE接收器的快速功率瞬态管理功能。

65nm工艺下36路交织5位250MS/s ADC，采用冗余通道提高良率至88%。

2008年IEEE国际固态电路会议精选论文特刊，涵盖数据转换器、RF、模拟与无线通信等领域的最新创新。

提出一种新型自由轮电流控制方案，用于开关DC-DC转换器，实现负载无关的控制。

结合PLL和DLL的低杂散低相位噪声时钟乘法器

本文提出通过新型数字量化器和电荷泵偏移结合采样环路滤波器来抑制分数-N PLL输出中的杂散信号。

采用线性叠加技术的太赫兹CMOS频率发生器

提出一种将I/Q混频器与噪声消除balun-LNA合并的宽带拓扑结构

介绍了一种基于近场直接天线调制（NFDAM）技术的发射机架构，通过天线近场电磁边界条件的时间变化调制辐射远场信号，实现方向依赖性安全通信。

采用次谐波注入锁定技术实现UWB快速跳频，适用于WiMedia系统。