2014

该论文分析了技术缩放带来的计算能源问题，指出功耗成为进一步发展的主要瓶颈，并探讨了通过架构创新和电压缩放等手段降低能耗的可能方向。

本文分析了无线通信中数据率每五年增长约十倍的趋势，探讨了智能设备外形因素和多学科技术进步等驱动因素。论文旨在解释数据率增长的原因，并展望未来发展方向。

本文介绍了定制CMOS芯片在大型强子对撞机（LHC）实验中的关键作用，这些芯片用于模拟信号处理和数字信息提取，从而助力希格斯粒子的发现。同时展望了芯片技术在未来更小尺度（attoworld）探索中的应用前景。

本文探讨了网络技术演进如何推动新一代网络体验，包括移动上下文感知和沉浸式大屏交互。重点介绍了软件定义网络（SDN）和物联网（IoT）带来的网络架构重大转型，以及消费化趋势如何降低门槛并提升用户期望。

该论文提出了一款采用28nm工艺的DSP，通过集成片上LDO供电，实现了高性能和能效的平衡，适用于移动应用。采用脉冲锁存器和统计优化技术，在宽工艺、电压和温度范围内保证鲁棒性，并显著降低时钟和数据功耗。

提出了一种28nm HPM工艺的异构多核移动应用处理器，集成了2GHz高性能核心和1GHz低功耗核心，以平衡高性能与低功耗需求，适用于移动和车载信息娱乐系统。

该论文提出了一种28nm工艺下的异构多处理四核CPU与双GPU设计，旨在通过任务调度和功耗管理优化性能、功耗和热平衡。解决了移动SoC中异构计算资源协同工作时的效率与散热问题。

该论文提出了一款面向头戴式显示器（HMD）应用的增强现实多核处理器，通过神经网络片上网络（NoC）实现高效的数据通信，在1.22TOPS算力和1.52mW/MHz能效下支持无标记的3D物体实时渲染，解决了传统AR系统计算能力不足的问题。

提出了一种90nm工艺、20MHz的全非易失微控制器，用于待机功耗关键型应用。该芯片基于FeRAM技术，实现了零待机功耗和快速唤醒，解决了传感器节点等应用中对低功耗和高性能的双重需求。

本文提出了一款工作在0.74V电压、功耗仅200µW的多标准收发器数字基带芯片，采用40nm LP-CMOS工艺，支持2.4GHz频段的Bluetooth Smart、ZigBee和IEEE 802.15.4标准，解决了超低功耗短距无线连接中多标准兼容与能量效率的矛盾。

本文提出了一款面向4G通信的异构软件定义无线电（SDR）多处理器系统芯片（MPSoC），集成了多种处理单元，通过能量感知动态调度和迭代检测解码技术，在36mm2芯片面积内实现了105GOPS的峰值性能，有效解决了移动通信系统对灵活性与低功耗的冲突需求。

该论文介绍了一款支持2G/3G/4G多标准及载波聚合的蜂窝调制解调器，采用28nm CMOS工艺实现。通过可编程DSP架构和SIMD操作，解决了多标准兼容与高吞吐量需求之间的矛盾。

本文提出了一种过采样12/14位SAR ADC，通过噪声降低和线性度增强技术，实现了高达79.1dB的SNDR，填补了低功耗高精度ADC的性能空白。

该论文提出了一种在40nm CMOS工艺下实现的10位200kS/s子区间SAR ADC，其能效达到0.85fJ/conversion-step，主要面向无线传感器网络和医疗电子设备等需要长电池寿命的应用。通过采用子区间架构和低功耗电路技术，实现了高能效的模数转换。

该论文提出了一种在28nm CMOS工艺下实现的1.5mW功耗、68dB SNDR、80MS/s采样率的2倍交错SAR辅助流水线ADC，解决了高速高精度SAR ADC功率效率低的问题，并包含了主动参考发生器、时钟发生器和编码器的全部功耗。

本文提出了一种无比较器的流水线ADC，采用自偏置环放大器替代传统OTA，实现了低功耗和低电压操作。该ADC在100MS/s采样率下达到10.5位精度，功耗仅2.46mW，解决了OTA功耗高和低电压设计困难的问题。

该论文提出了一种基于零交叉电路（ZCBC）的15位48MS/s流水线ADC，在0.13µm CMOS工艺中实现了74dB SNDR，功耗仅21mW。通过采用零交叉技术替代传统高增益运放，解决了低电压工艺下线性度与功耗难以兼顾的问题。

本文提出了一种16位3.2GS/s的电流舵DAC，采用65nm CMOS工艺，功耗仅240mW。该DAC在高达600MHz频率下实现了低于-80dBc的IM3线性度，满足了高级无线蜂窝基础设施系统对高光谱纯度和宽带宽的需求。

本文提出一种基于超声波的3D手势识别方案，解决了光学3D手势识别体积大、功耗高、受环境光影响的问题。通过使用微型超声波传感器阵列和低功耗电路，实现了适用于移动设备的小型化、低功耗手势识别系统。

本文提出了一种基于扩展范围电容感应的3D手势传感系统，用于交互式显示器，解决了在20-30cm距离内感知用户手势时小电容扰动灵敏度不足的问题。

本文提出了一种用于大尺寸互电容触摸传感系统的模拟前端IC，通过并行驱动传感器通道解决了传统顺序驱动方案中SNR随通道数增加而下降的问题，实现了240Hz报告率和37dB SNR（针对1mm直径触控笔）。

本文提出了一种1mm间距80×80通道的触摸传感器，通过两步双模电容扫描（自电容和互电容分层测量）大幅缩短高分辨率下的扫描时间，实现了322Hz的帧率。同时采用160个专用行/列ADC并行读出，并使用时域数字转换（基于计数器的斜率ADC）降低功耗和面积。

本文提出了一种基于2D编码孔径的超紧凑电容式触摸屏控制器，通过40个可重构通道解决了大尺寸、薄型化、低成本触摸屏对更高性能控制器的需求。该控制器采用编码孔径技术优化信号检测，并利用偏移消除器抑制共模电流干扰。

该论文提出了一种用于超低功耗无线传感器节点的电容数字转换器，功耗仅160nW，品质因数为63.9fJ/conversion-step。通过零静态电流的电容传感技术，解决了超低功耗微系统中电容读取的能效问题。

该论文提出了一种全CMOS温度传感器，采用动态阈值MOS晶体管（DTMOST）作为感温元件，结合逆变器-based二阶zoom ADC实现低功耗高精度读取，适用于RFID应用。在0.85V供电下功耗仅600nW，并在-40至125°C范围内达到±0.4°C（3σ）的精度。

该论文提出了一种基于BJT的CMOS温度传感器，采用连续时间占空比调制器替代传统的离散时间ΔΣ调制器，简化了与微控制器的接口，并实现了3mK的分辨率（2.2ms测量时间）和3.6pJ·K2的分辨率FoM，能效相比之前工作提升了3倍。

该论文提出了一款基于MEMS的32.768kHz振荡器，尺寸仅为1.55×0.85mm²，功耗低至1.0µA，频率稳定性达到3ppm，解决了传统石英谐振器在小型化、低功耗和高精度方面的挑战。

本文提出了一款在22nm Tri-Gate CMOS工艺上实现的1Gb 2GHz嵌入式DRAM，旨在满足高性能计算对高带宽和大容量片上存储的需求。通过工艺和电路创新，该eDRAM实现了与SRAM相当的速度，同时提供了更高的存储密度。

该论文介绍了一款采用14nm FinFET工艺的128Mb 6T SRAM，通过多种VMIN增强技术（如读辅助、写辅助和位线预充电优化）显著降低了最低工作电压，从而实现了低功耗应用。解决了FinFET工艺下SRAM在低电压下稳定性与性能的权衡问题。

本文针对20nm工艺下SRAM因晶体管局部变异导致的读/写操作裕度下降问题，提出了一种基于字线电压调整（Wordline-Voltage-Adjustment）的读写辅助电路。该方案通过动态调节字线电压来增强单端口和双端口SRAM的稳定性，适用于高密度嵌入式存储器。

本文提出了一款用于低功耗快速唤醒MCU的128kb SRAM，采用65nm CMOS工艺，实现了7ns的访问时间和25µW/MHz的功耗，同时保持电流低至27fA/bit，有效延长了电池寿命。

该论文在16nm高κ金属栅极FinFET工艺中实现了一款128Mb SRAM，通过写入辅助电路实现了低VMIN工作。针对FinFET器件量化尺寸对传统6T-SRAM单元缩放的挑战，提出了优化方案。

该论文提出一种基于28nm CMOS工艺的4并行三元内容可寻址存储器（TCAM），工作频率400MHz，可实现1.6G次搜索/秒、容量80Mb。通过电荷分享产生参考电压和差分匹配检测技术，有效解决高速搜索中的功耗与速度权衡问题，适用于IPv4路由表等网络应用。

该论文提出了一种在28nm CMOS工艺下实现的可重构感测放大器，通过自动调零校准和预放大技术，解决了高性能SRAM中位线感测的鲁棒性问题，在工艺缩放和失配增加的情况下提高了感测速度与可靠性。

该论文提出了一种32kb SRAM，通过动态能量-质量管理，在28nm CMOS工艺中同时支持无错误和容错应用。它解决了传统电压缩放因工艺变化导致的Vmin限制问题，允许在低于Vmin的电压下运行以提升能效，同时通过错误容忍机制保证应用质量。

该论文提出了一种在40nm CMOS工艺上实现的E波段功率放大器，工作电压0.9V，输出功率20.9dBm，峰值PAE 22.3%。采用宽带并联-串联功率合成器，实现了在71-86GHz频段内均匀的增益和输出功率，解决了低电压下高输出功率和高效率的挑战。

该论文实现了一款79GHz相位调制连续波雷达发射机，带宽4GHz，采用28nm CMOS工艺。旨在解决毫米波雷达高分辨率运动检测中对高带宽和宽视场角分辨率的需求。

本文提出一种采用推挽结构的毫米波功率放大器，在40nm CMOS工艺中实现了低于0.8°的AM-PM失真，解决了Class-AB和Class-B偏置下因高PAPR信号导致的线性度恶化问题。

该论文提出了一种工作在24-31GHz的F-1/F类功率放大器，采用0.13µm SiGe BiCMOS工艺，通过优化谐波阻抗和功率合成技术，实现了40.7%的峰值PAE、15dBm的OP1dB和50mW的饱和输出功率，解决了毫米波PA阵列中热密度和可靠性问题。

本文提出了一种工作在0.53THz的可重构源阵列，用于太赫兹成像应用，在0.13µm SiGe BiCMOS工艺中实现了高达1mW的辐射功率。该阵列解决了被动成像灵敏度不足的问题，为太赫兹相机提供人工照明。

该论文提出了一种可扩展的太赫兹二维相控阵架构，在65nm bulk CMOS工艺中实现了338GHz的相干功率合成，解决了太赫兹频段片上功率产生和传输的难题。最终实现了+17dBm的等效各向同性辐射功率（EIRP），为高分辨率成像和光谱学应用提供了CMOS集成方案。

针对太赫兹开环信号源频率漂移问题，采用90nm SiGe BiCMOS工艺设计了一款300GHz频率合成器，实现了7.9%的锁定范围。该合成器通过锁相环或注入锁定技术提高了频率稳定性，适用于相干通信和雷达系统。

该论文提出了一款工作在247至263.5GHz的压控振荡器(VCO)，采用65nm体硅CMOS工艺，实现了2.6mW的峰值输出功率和1.14%的直流到射频效率。通过创新的电路设计克服了CMOS器件fmax不足的限制，为太赫兹频段信号生成提供了低成本、高集成度的解决方案。

本文提出了一种全可综合的锁相环（PLL），采用电流输出DAC和插值相位耦合振荡器，实现了0.0066mm²的芯片面积和780µW的低功耗，解决了现有全可综合PLL功耗高、面积大的问题。

该论文提出了一种面积为0.012mm²、功耗3.1mW的Bang-Bang数字分数-N锁相环（PLL），采用电源噪声抵消技术和Walking-One-P技术，以解决数字控制振荡器（DCO）对电源噪声敏感的问题，适用于SoC集成。

提出一种2.4GHz全数字锁相环，采用数字调节的电源噪声不敏感和温度自补偿的环形DCO，解决了传统LDO功耗高、电压余量不足的问题。

该论文提出了一种20至1000MHz、±14ps峰峰值抖动的可重构多输出全数字时钟发生器，采用开环分数分频架构，解决了多模块SoC中不同时钟需求（如动态频率缩放、扩频时钟和快速功率循环）的灵活生成问题。

该论文提出了一种在22nm三栅CMOS工艺下实现的16×16网络片上系统，采用源同步混合包/电路交换架构，工作电压范围从340mV到0.9V，总带宽达到20.2Tb/s。旨在解决传统同步NoC因全局时钟或时钟域交叉FIFO带来的高功耗和面积开销问题，为百核级异构计算提供高能效通信基础。

这篇论文提出了一种混合型物理不可克隆函数（PUF）电路，结合SRAM PUF和门级PUF，实现了对工艺、电压、温度（PVT）变化的鲁棒性，能够在0.18μm CMOS工艺下以0.19pJ/b的能量效率生成100%稳定的密钥，解决了传统PUF在不同环境下稳定性差的问题。

该论文提出了一种全合成设计的真随机数发生器(TRNG)，利用物理随机性作为熵源，在28nm和65nm CMOS工艺中实现。通过异步时钟采样和RC滤波技术，实现了23Mb/s的高吞吐率和23pJ/b的低能耗，解决了传统TRNG设计复杂、功耗高的问题。

本文提出了一种集成80V 45W的D类功率放大器，通过最优效率跟踪的开关频率调节技术，在全输出功率范围内实现高效率。主要解决了压电致动器驱动中高压大功率放大器效率随输出功率变化而下降的问题。

本文提出一种用于低功耗生物医学系统的低压差稳压器，通过将电压参考电路嵌入到误差放大器中，解决了传统LDO中电压头空间限制的问题，实现了低输入电压操作。该LDO在0.6V输出电压下达到30ppm/°C的温度系数，最大驱动电流为10mA。

提出一种全集成低 dropout 稳压器 (LDO)，实现了 0.65ns 的响应时间和 3.01ps 的 FoM 值，并在全频谱范围内保持高电源抑制比 (PSR)，解决了 SoC 中对高速、高 PSR LDO 的需求。

该论文提出一种嵌套电流镜单级放大器，以超低功耗(3.6μW)和极小面积(0.0013mm²)驱动0.15-15nF的宽范围容性负载，解决了多级放大器因频率补偿导致的功率和面积效率瓶颈问题。

本文提出了一种工作在0.9V电压、功耗仅6.3μW的多级放大器，能够驱动500pF的大电容负载，并实现1.34MHz的增益带宽积。通过基于反馈理论的新型频率补偿方法，简化了高阶米勒放大器的分析，解决了大电容负载下宽带宽设计的难题。

本文提出了一种CMOS阻抗分析仪，工作频率高达150MHz，具有亚阿法(sub-aF)分辨率，用于纳米样品研究。它解决了现有台式阻抗分析仪体积大、成本高的问题，满足了宽频率范围阻抗光谱分析的需求。

该论文提出了一种0.16μm CMOS工艺下的2通道仪表放大器，实现了0.1%的通道间增益匹配，每通道面积仅为0.035mm²。该设计针对汽车角度传感器等低成本多通道应用，显著提升了面积效率。

论文提出了一种用于多模发射机的包络调制器，采用交流耦合多级稳压器结构，以解决现代无线通信系统（如HSUPA/LTE）中高峰均比信号导致的功率放大器效率低下的问题，从而实现高效的包络跟踪（ET）技术。

本文提出了一种190nW、33kHz的RC振荡器，用于低功耗无线网络中的睡眠定时器，替代外部晶振以降低成本与面积。该振荡器实现了±0.21%的温度稳定性和4ppm的长期稳定性，解决了集成振荡器在功耗与稳定性上的挑战。

该论文提出了一种在0.6V低电压下工作的70MHz四阶连续时间巴特沃斯滤波器，通过时间域信号处理技术解决了低电压下模拟电路信噪比和线性度下降的问题，实现了55.8dB SNR和60dB THD。

该论文提出了一款用于助听器应用的1V 3mA 2.4GHz无线数字音频通信SoC，采用0.18μm CMOS工艺，解决了助听器与外部设备（如手机、PC、电视等）之间的低功耗无线连接需求。

本文提出了一种完全植入式的人工耳蜗SoC，采用压电式中耳传感器替代传统外部麦克风，并实现了节能的电刺激方案，解决了传统人工耳蜗依赖外部单元带来的社会污名和使用限制问题。

该论文提出了一种用于连接个人健康应用的多参数信号采集SoC，集成了ARM Cortex-M0处理器、硬件加速器和128KB SRAM，通过16通道DMA支持模拟前端和数字接口，在保持低功耗的同时提供了算法灵活性。

该论文提出了一款用于早期乳腺癌检测的移动式电阻抗断层成像（EIT）IC，实现了4.9mΩ的高灵敏度，解决了传统EIT系统体积大、灵敏度低的问题，为便携式乳腺癌筛查提供了可能。

本文提出了一款功耗仅为2.14mW的EEG神经反馈处理器，集成了经颅电刺激功能，用于心理健康管理。该处理器能够实时测量定量EEG和事件相关电位，并基于分析结果进行脑刺激调节脑节律，解决了便携式脑机接口治疗设备的低功耗和实时反馈问题。

该论文提出了一种异构集成的微型神经传感微系统，用于多通道神经信号检测。通过将不同工艺的芯片异质集成，解决了传统神经感应系统体积大、集成度低的问题，有助于脑功能研究和神经假体实现。

该论文提出了一种由电解气泡驱动并采用无线供电的遥控运动集成电路，旨在解决植入式医疗设备在人体中空器官内的运动控制问题。通过集成传感器和可控推进机制，实现了远程操控的微型运动系统。

该论文介绍了一款采用16nm平面单元技术的128Gb MLC NAND闪存器件，实现了高存储密度和成本效益，解决了NAND闪存按比例缩小的挑战。

该论文提出了一种通用闪存存储（UFS）设备控制器，通过统一内存扩展技术实现了KIOPS级别的随机读取和690MB/s的顺序读取性能，解决了移动设备嵌入式NAND存储在高性能与低功耗之间的平衡问题。

该论文提出了一种在28nm CMOS工艺中实现的嵌入式1Mb ReRAM，通过采用摆动采样耦合读出放大器和自升压写入技术，实现了0.27V至1V的宽电压读取，解决了传统ReRAM在低电压下读取速度慢和写入效率低的问题。

该论文提出了一种采用24层字线堆叠的三维128Gb多层单元(MLC)垂直NAND闪存，通过优化工艺和设计实现了50MB/s的高速写入吞吐量。解决了三维NAND闪存中因快速去陷阱导致的阈值电压分布展宽问题，有效提高了存储密度和编程速度。

该论文针对云数据中心对可靠性、速度和容量的需求，开发了基于RAID-5/6的混合存储系统，结合ReRAM和TLC NAND闪存。通过五种技术（如灵活RRef、自适应非对称编码、验证尝试减少等）分别优化ReRAM和TLC NAND，显著提升了比特错误率、性能、故障率和寿命。

本文实现了一款16Gb容量的ReRAM芯片，采用27nm工艺，达到了200MB/s的写入速度和1GB/s的读取速度，解决了以往高密度ReRAM阵列读写性能低的问题。

提出一种28Gb/s 560mW的多标准SerDes，采用单级模拟前端和14抽头判决反馈均衡器，支持OIF CEI-25G-LR等多种高速标准，解决了高速率下的均衡和功耗挑战。

本文提出了一款用于100GbE Gearbox PHY的低功耗四通道20-28Gb/s收发器，采用40nm CMOS工艺，功耗仅780mW，解决了100Gb/s系统高功耗的挑战。

本文针对400GbE系统，在65nm CMOS工艺上实现了60Gb/s的NRZ和PAM4发射器，采用树形4:1复用器和60GHz PLL自适应相位对齐技术，解决了高速数据传输的带宽需求。

本文提出了一种半速率25Gb/s CMOS均衡器，功耗仅5.8mW，效率达0.232mW/Gb/s，远低于1mW/Gb/s的常规目标。通过采用电荷转向技术，解决了高速率下功率-速度权衡的挑战，适用于100GbE等多通道接收机。

本文提出了一种在65nm CMOS工艺下实现的3抽头判决反馈均衡器（DFE），能够在0.7V低供电电压下达到16Gb/s的数据速率，并实现0.25pJ/b的高能效。该设计解决了高速串行链路中低压下均衡电路的能效挑战。

本文提出了一种基于DLL的无参考时钟数据恢复电路，采用模式依赖的时钟嵌入信号技术，用于面板内接口。该设计在9Gb/s速率下仅消耗5.67mW功耗，解决了传统CDR需要参考时钟或额外时钟通道的问题。

该论文提出了一种系数误差鲁棒的前馈均衡发射机（B-FFE TX），用于大规模并行链路，通过利用信道损耗抑制由系数误差引起的眼图扰动，无需校准即可实现230%的眼图变化改善。解决了纳米工艺下校准开销大的问题。

该论文提出了一种基于脉冲位置调制（PPM）的相位噪声降低技术，用于2至16GHz注入锁定环形振荡器，解决了传统环形振荡器相位噪声高、面积大的问题，实现了宽频率范围的低抖动时钟生成。

该论文提出了一种背景校准技术，用于控制数字锁相环（DPLL）的带宽，解决了因工艺、电压、温度变化以及频率调谐范围变化导致的带宽不稳定的问题。通过校准时间/数字转换器（TDC）和数控振荡器（DCO）的增益，实现了带宽的精确控制。

本文提出了一款采用40nm CMOS工艺的60GHz接收机，用于离散载波室内定位系统。通过降低处理带宽和稀疏带宽功率分配，在4米范围内实现了毫米级测距精度，解决了高带宽带来的基带功耗问题。

该论文介绍了一款采用单同轴接口和极化分集技术的60GHz 802.11ad芯片组，包含16个发射和16个接收通道，解决了60GHz频段无线通信中的高数据速率和链路可靠性问题。

本文提出了一种采用4通道绑定技术的64-QAM 60GHz CMOS收发器，实现了-29.7dB的最佳发射EVM（QPSK模式），并具有超过20dB的接收转换增益。该设计解决了60GHz频段高数据率通信中的性能与功耗平衡问题。

该论文提出了一款完全集成的单芯片60GHz CMOS收发器，集成了MAC和PHY层，用于近距离无线通信。通过限制应用场景为高吞吐量近距离传输，解决了60GHz无线通信单芯片收发器功耗过大的问题。

该论文介绍了一款采用40nm CMOS工艺的双频段三流802.11a/b/g/n/ac MIMO WLAN SoC，通过空间分集、多用户MIMO和高密度调制（最高256-QAM）实现了1.1Gb/s的空中吞吐量，解决了无线网络对更高吞吐量和链路鲁棒性的需求。

本文提出了一种具有低噪声有源两点抵消技术的宽带接收机，用于抑制超过0dBm的发射机泄漏和发射机噪声，解决了由于天线/双工器隔离度降低导致的强带外调制发射泄漏问题。该设计提高了接收机对阻塞信号的容忍度，适用于软件定义无线电和FDD系统。

本文提出了一种在40nm CMOS工艺中实现的多频段无电感无SAW的2G/3G-TDSCDMA蜂窝接收器，通过共享基带CR滤波器和双二阶PGA，解决了多标准集成中的面积和功耗问题。

本文提出一种功耗仅20mW的GSM/WCDMA宽带接收机，通过RF信道选择技术解决了传统N-path滤波器在窄带应用中选择性不足、LNA需承受强阻塞以及功耗过高（约60mW）的问题。

该论文提出了一种基于MDLL的分数-N频率合成器，采用1位TDC技术，在1.7GHz输出频率下实现了1.4ps RMS积分抖动和3mW功耗，解决了电感式频率合成器在噪声和功耗方面的挑战。

该论文提出了一种基于数字脉冲宽度调制器(DPWM)的无分频器分数N锁相环，解决了传统无分频器PLL只能工作在整数N模式的问题。通过调制参考信号的脉冲宽度，实现了2.3GHz的分数N频率合成，并达到了-112dBc/Hz的带内相位噪声。

该论文提出了一种2GHz、130mW的直接数字频率合成器，采用非线性DAC和55nm CMOS工艺，解决了传统DDFS中复杂度和功耗高的问题。通过创新的分段非线性DAC结构，实现了宽带宽、细频率分辨率和快速跳频特性。

本文提出了一种采用子采样相位检测器（SSPD）的60GHz锁相环（PLL），在40nm CMOS工艺下实现了低相位噪声和低功耗。该PLL通过超谐波无源耦合的QVCO在0.9V电源下获得大摆幅和低相位噪声，同时利用SSPD降低带内相位噪声并允许关闭大部分分频链和电荷泵以节省功耗。

本文提出了一种3.24至8.45GHz的低相位噪声模式切换振荡器，用于蜂窝通信中的宽频带覆盖。通过模式切换技术扩展VCO频率范围，并利用分频2产生I/Q信号，满足不同标准的相位噪声要求。

该论文提出了一种工作在2.4至5.3GHz的双核CMOS压控振荡器（VCO），采用同心8字形线圈结构，旨在实现低相位噪声、中等功耗和超过一个倍频程的宽调谐范围，满足蜂窝通信对高性能VCO的需求。通过双核耦合和创新的线圈布局，有效提升了相位噪声和调谐范围。

该论文提出了一种无锁相环（PLL）的通道化2.4GHz ZigBee接收机，利用温度补偿的FBAR谐振器作为固定本振，实现了1.8mW的超低功耗。通过自偏置共模反馈和改进的LNA电路，解决了低电压下的差分信号失衡问题。

该论文提出了一种用于直接变频发射机的牵引缓解技术，解决了功率放大器通过电磁或电容耦合干扰本地振荡器的问题，从而改善发射机EVM和频谱掩模。

该论文提出了一款64路交织的8位SAR ADC，在32nm数字SOI CMOS工艺下实现了90GS/s的采样率，功耗仅为667mW，解决了高速光通信中ADC采样率不足的问题。

本文提出了一款69.5mW功耗、20GS/s采样率的6位时间交织ADC，采用32nm CMOS SOI工艺，集成了嵌入式时间-数字校准技术。该设计解决了传统时间交织ADC因通道间时序偏差导致的性能下降问题，通过片上校准实现了低功耗高速运行。

该论文实现了一个20GHz带宽、6位分辨率、10GS/s采样率、功耗32mW的时间交织SAR ADC，采用主从跟踪保持结构，在28nm UTBB FDSOI工艺上制造，实现了极小的芯片面积（0.009mm²），适用于高速数据通信。

该论文提出了一种1GS/s 10位时间交织SAR ADC，通过背景时序偏差校准技术解决了通道间时序偏差问题，实现了18.9mW的低功耗。

本文提出了一种1.62GS/s的时间交织SAR ADC，采用数字后台失配校准技术，有效抑制了交织杂散至70dB以下，解决了高速ADC中通道间失配导致的性能下降问题。

提出一种基于时间域的折叠-闪存ADC，采用电阻平均电压-时间放大器，在保持高采样率的同时降低比较器数量，从而减小面积和功耗。该ADC实现了2.2GS/s、7位分辨率、27.4mW功耗。

该论文介绍了一款14位4.6GS/s的射频数模转换器，采用0.18µm CMOS工艺，面向有线电视头端系统应用。通过低压晶体管保护等电路设计技巧，在高速下实现了高精度，解决了传统DAC在射频频率下的性能瓶颈。

该论文提出了一种适用于0.15V超低输入电压的能量采集电荷泵，通过开关体偏置和自适应死区时间技术显著提升效率，解决了低电压环境下能量转换效率低的问题。

该论文提出了一款用于下一代植入物的能量收集系统，能够从哺乳动物耳蜗内电位（70-100mV）中提取能量，总功耗仅1.1nW，静态功耗低至544pW。解决了超低功率植入设备在有限生物电位下高效获取能量的难题。

该论文提出了一种完全集成的能量收集器，基于自振荡开关电容DC-DC转换器，功耗仅为3nW。解决了毫米级无线系统在超低功耗能量收集方面的挑战。

本文提出了一种采用0.18µm CMOS工艺的双源单电感充电器-电源，用于能量收集应用。通过嵌套迟滞和自适应导通时间PWM控制，实现从两个输入源（如太阳能电池和压电换能器）高效地为输出负载供电，并支持0-30mA负载电流。

该论文提出了一种能量堆积谐振电路，用于从压电材料中高效提取能量，在双源能量收集系统中实现了最大422%的能量提取。解决了传统压电能量收集效率低的问题。

本文提出一种基于全局搜索的光伏能量收集器，解决部分遮阳条件下光伏板功率-电压曲线存在多个局部最大功率点而导致的功率损失问题。该芯片可在43V电压下处理400mW至21W的功率范围，实现350µs的暂态时间、99.9%的最大功率点跟踪效率和94%的功率转换效率。

本文提出了一种自供电的压电能量采集系统，能够在30µW至10mW的宽功率范围内工作，并实现了9.09ms/V的最大功率点跟踪(MPPT)时间。该系统集成了高效的AC-DC和DC-DC转换器，解决了亚毫瓦级能量采集系统中MPPT速度慢和功率范围窄的问题。

本文在65nm bulk CMOS工艺中设计了一个34V的电荷泵，用于MEMS振荡器的高压偏置。通过创新的电路拓扑和器件堆叠技术，克服了低电压工艺中阱/衬底击穿电压的限制，实现了高电压输出。

该论文提出了一种微型化、低功耗的64通道无线皮层脑电图（ECoG）神经传感器，旨在改善神经植入物的长期使用稳定性。通过无线传输和低功耗设计，解决了传统穿透电极阵列引起的组织疤痕和信号退化问题。

本文提出了一种用于深部脑刺激的功率高效开关电容刺激系统，通过感应经皮链路提供电力，并采用电流控制刺激实现精确电荷控制和安全操作，同时提高功率效率。

该论文提出了一款680nA的全集成植入式心电图采集IC，通过将QRS波段功率参数提取转移到模拟域，显著降低了系统功耗，解决了植入式起搏器对超低功耗和微型化的需求。

该论文提出了一种工作在0.5V超低电压、功耗仅1.27mW的“鼻子芯片”（nose-on-a-chip），用于快速诊断呼吸机相关性肺炎（VAP）。通过集成多种传感器和信号处理电路，实现了对VAP病原体的快速检测，有望降低ICU患者的死亡率。

提出一种基于CMOS的微流控细胞仪，利用磁性标签替代传统荧光标签进行细胞检测和分类，解决了现有流式细胞仪难以微型化用于即时检测的问题。该芯片集成了磁性传感器和微流控通道，实现了无荧光、低成本的细胞分析。

该论文提出了一种15通道数字有源电极系统，用于便携式生物电位信号采集。通过将干电极与现场放大结合，解决了传统有源电极需要模拟缓冲器驱动信号的问题，实现了低噪声、高鲁棒性的生物电位测量。

该论文提出了一种用于2D-CMUT超声成像的模拟-数字混合单芯片接收波束成形器，采用非均匀采样技术，解决了传统全数字波束成形器功耗高、面积大的问题。

该论文提出了一种在28nm CMOS工艺下实现的20Gb/s半双工串行链路，旨在解决CPU/GPU间高带宽、低功耗的芯片间通信需求。通过优化均衡技术，在20Gb/s速率下实现了130mW的低功耗，有效应对了高频信道损耗和阻抗不连续问题。

该论文实现了一个32Gb/s的双向串行链路，采用3抽头前馈均衡（FFE）和6抽头判决反馈均衡（DFE），功耗仅205mW，解决了高带宽外设接口对高速率、低功耗通信的需求。

该论文提出了一种采用8b8w编码的SerDes链路，在40nm工艺下实现8-12Gb/s/wire的数据速率，旨在解决高损耗信道下带宽需求增加的问题，同时降低引脚数和功耗，并实现低延迟。

本文提出了一种25.6Gb/s的差分与DDR4/GDDR5双模式发射器，采用数字时钟校准技术，在22nm CMOS工艺中实现。解决了高速内存接口中不同标准（DDR4和GDDR5）的兼容性问题，并提升了信号完整性。

该论文提出了一种8至16Gb/s、0.65至1.05pJ/b的2抽头阻抗调制电压模式发射机，通过模拟控制均衡器抽头实现阻抗调制，解决了高速串行链路中低功耗均衡和快速功率状态转换的问题。

本文提出了一种采用非对称片上端接（Asymmetric ODT）技术的DDR3内存接口，在引线键合封装和单面安装PCB上实现了2.667Gb/s的数据速率。通过放宽对电源完整性和外部环境的要求，降低了封装和PCB的设计成本。

该论文提出了一种基于加权有限状态转换器（WFST）模型的低功耗实时语音识别硬件加速器，在6mW功耗下实现了5K词库的实时解码，解决了可穿戴设备等场景下云端语音识别功耗和带宽过高的问题。

该论文提出了一种在40nm CMOS工艺中实现的近阈值JPEG编码器，能够在210mV超低电压下以5MHz频率工作。通过设计变化鲁棒的电路技术，解决了近阈值区域因工艺差异导致的延迟增加、泄漏路径和敏感性等问题，实现了高能效与可靠性的平衡。

该论文提出一款面向频率稀疏信号的75万点傅里叶变换芯片，利用信号稀疏性降低计算复杂度和功耗，解决了大尺寸FFT ASIC实现的面积和功耗挑战。适用于频谱感知、雷达信号处理等应用。

本文提出了一种多粒度FPGA，通过分层互连结构实现高效灵活移动计算，解决了传统专用加速器导致的暗硅和缺乏灵活性的问题。

本文提出了一款采用电荷恢复逻辑的576位LDPC解码器测试芯片，在65nm CMOS工艺中制造，集成了16个电感以回收门扇出电荷，实现高能效。芯片在自振荡821MHz时恢复51.4%的能量，吞吐量达7.9Gb/s，能效为7.3pJ/b/iteration，相比之前最大的电荷恢复逻辑芯片，器件数量提升了一个数量级。

本文提出了一种支持IEEE 802.11ad标准的可扩展LDPC解码器，在28nm UTBB FDSOI工艺上实现1.5至6Gb/s的吞吐量，功耗仅为6.2至38.1mW。它解决了60GHz无线网络中高速率、多码率解码的高功耗问题，实现了性能与能效的平衡。

该论文提出了一种静态无竞争的单相时钟24T触发器，旨在解决近阈值电压下数字电路能效停滞的问题。该触发器在45nm工艺下实现，适用于低功耗应用，能在宽电压范围内可靠工作。

该论文提出了一种工作在0.7-2.7GHz频段的直接ΔΣ接收机，采用40nm CMOS工艺实现，旨在将ADC靠近天线以简化射频前端。它解决了可编程射频接收机对宽调谐范围、低噪声、高阻塞容忍度和低功耗的需求。

该论文提出了一款面向802.11ac的分数-N频率合成器，通过多种技术同时实现了紧凑面积、低噪声和快速校准。解决了传统PLL中电荷泵和环路滤波器面积大、噪声高的问题。

本文提出一种频率定义的游标数字-时间转换器(DTC)，用于脉冲雷达系统。该DTC利用频率定义方法实现高精度时间分辨率，解决了传统DTC在脉冲雷达中分辨率和范围折中的问题。

这篇论文提出了一种嵌入二阶有源滤波器和可变增益放大器（VGA）的连续时间ΔΣ ADC，解决了传统CTDSM中信号传输函数（STF）形状不可独立控制导致难以处理带外干扰的问题。该设计在2MHz带宽内实现了82dB的动态范围，功耗仅为5mW。

该论文提出了一种0-3连续时间MASH ADC，用于无线通信基础设施，在53MHz带宽内实现了-167dBFS/Hz的噪声谱密度，功耗仅235mW，比传统指标低10dB噪声，解决了LTE-A等标准对高带宽低噪声ADC的需求。

该论文提出了一种14位1GS/s的RF采样流水线ADC，采用背景校准技术，利用LMS算法估计增益和记忆系数，以解决高速高精度ADC中的非线性误差和记忆效应问题。

该论文提出了一种极坐标天线阻抗检测与调谐技术，用于改善3G/4G CMOS功率放大器的效率，解决因天线阻抗失配导致的效率下降问题。通过实时检测和调谐，提升了功率放大器在失配条件下的整体性能。

该论文提出了一种全集成包络消除与恢复（EER）CMOS功率放大器，工作于1.95GHz，通过集成包络/相位生成器解决了传统线性PA效率低的问题，实现了高功率效率与低失真。

本文提出了一种基于变压器耦合的真RMS功率检测器，采用40nm CMOS工艺实现。该检测器能够准确测量RF输出功率，有效克服了传统电压检测器在负载阻抗变化时因VSWR失配导致的测量误差问题。

该论文提出了一种基于变压器的双模式Doherty LTE功率放大器，采用40nm CMOS工艺，旨在解决高数据速率通信系统中功率放大器在宽功率范围内的高效率和高线性度挑战，同时通过串联组合变压器实现瓦特级输出功率。

该论文提出了一种工作在1.0至2.5GHz的波束赋形接收机，采用恒定跨导矢量调制器，每个天线单元功耗低于9mW，解决了多天线系统中低功耗和高线性度的权衡问题。

该论文提出了一种增强对谐波阻塞器鲁棒性的噪声消除接收机，通过采用两个基于无源混频器的下变频路径，在保持低噪声系数的同时，提高了对位于LO频率整数倍附近的阻塞器的容忍度。

该论文提出了一种全集成的高度可重构离散时间超外差接收机，通过采用离散时间信号处理技术解决了传统超外差架构中高质量因子带通滤波器难以集成的问题，从而避免了零中频或低中频接收机中的闪烁噪声、时变直流偏移、带内本振泄漏和对二阶互调敏感等问题。

该论文提出了一种RF-to-BB电流复用宽带接收机，通过并行N-path有源/无源混频器和单MOS管极点-零点低通滤波器，解决了传统无源混频器优先接收机中噪声系数差和线性度下降的问题，实现了功耗与性能的更好权衡。

该论文提出了一种采用混合氧化物-有机互补薄膜技术实现的8位通用微处理器，并集成了喷墨打印的P2ROM存储器。该工作解决了在柔性基底上实现低成本、低功耗微处理器的挑战，展示了薄膜晶体管技术在逻辑和存储应用中的可行性。

提出一种采用浮栅存储的模拟深度机器学习引擎，在0.13µm CMOS工艺中实现了1TOPS/W的能效，解决了高维数据处理的功耗和维度灾难问题。

该论文提出了一种数字PWM驱动的AMOLED显示技术，旨在降低柔性基板上的静态功耗。通过创新的驱动方案，解决了传统AMOLED显示器在柔性基底上功耗过高的问题。

该论文提出了一种基于有机晶体管的柔性湿传感器片，能够承受2kV ESD，用于生物医学应用（如尿湿检测），并支持无线供电。通过RC振荡器频率变化检测干/湿状态，实现了多传感器复用和无线数据传输。

该论文提出了一种基于有机互补TFT技术的13.56MHz RFID标签，采用有源包络检测方案，解决了有机电子在RFID应用中读取距离短和通信可靠性低的问题。通过互补有机技术实现了标签的整流、解调和数据编码功能。

这篇论文提出了一种基于GaN的3×3矩阵变换器芯片组，采用驱动微波技术，解决了传统AC-AC变换器中双向开关难以单片集成以及隔离栅极驱动问题，实现了高效率、无电容的功率转换。

本文提出了一种用于新兴可穿戴应用的宽带人体通信（BCC）收发器，实现了60Mb/s的数据传输速率，接收功耗为150pJ/b，发送功耗为31pJ/b，解决了可穿戴设备中高能效宽带宽通信的需求。

本文提出了一种采用InP BiCMOS技术的双开关跟踪保持放大器（THA），实现了30GS/s的采样率和19dBm的IIP3，解决了高速CMOS ADC在高频下线性度快速退化的问题，适用于100Gb/s光通信系统。

该论文提出一种基于c-axis aligned crystal In-Ga-Zn oxide (CAAC-IGZO) FET的FPGA，利用非易失性配置存储器实现常关计算，无需重配置，并采用传输门的升压效应提高路由开关速度。解决了传统FPGA在断电后需重新配置的问题，实现了低功耗和高性能。

提出了一种三相数字控制DC-DC转换器，采用单周期相位增加/丢弃方案，成功将输出纹波降低88%，解决了传统有源相数控制过渡时因电流重新分布导致的电压扰动问题。

本文提出一种四相零占空比迟滞DC-DC转换器，针对应用处理器的大电流快速负载瞬态问题，实现了6A输出、40MHz开关频率，在5A/5ns负载跳变下仅产生118mV跌落和230ns响应时间，避免了传统大输出电容阵列的使用。

该论文提出了一种单电感四输出DC-DC降压转换器，采用基于纹波的自适应关断时间控制，实现了87%的峰值效率并支持动态电压调节。主要解决了先前单电感多输出转换器中的交叉调节和功耗问题。

这篇论文提出了一种工作于10/30MHz的宽占空比范围降压转换器，采用基于差分差分放大器（DDA）的Type-III补偿器，实现了快速的参考电压跟踪响应，适用于动态电压缩放（DVS）应用。

该论文提出了一种2相谐振开关电容转换器，实现了4.3W的输出功率和0.6W/mm²的功率密度，效率达到85%。解决了移动设备和性能计算中全集成电源转换器对高功率密度和高转换比的需求。

本文提出了一种全集成递归开关电容DC-DC转换器，支持15个电压转换比率，效率高达85%，输出电压范围0.1-2.2V。解决了传统开关电容转换器仅在离散比率下高效、以及需要外部电感或线性调节导致尺寸或损耗增加的问题。

该论文提出了一种采用深沟槽电容的片上开关电容DC-DC电压调节器，实现了亚纳秒级响应时间。解决了微处理器供电中高功率密度、高效率及快速动态电压频率缩放的需求。

本文提出了一种3相6/1开关电容DC-DC升压转换器，利用两个外部浮动电容将3.3V输入升压至16V输出，在7mA负载下实现70.3%的效率，输出纹波仅为输出电压的1%。该转换器采用0.16μm CMOS工艺，芯片面积1.65mm²，通过6.67MHz的高开关频率减小电容体积，整体PCB组件体积仅为1.1mm³。

该论文介绍了IBM POWER8处理器，一款采用22nm SOI eDRAM技术的12核服务器级芯片，面积为649mm²。它解决了高性能服务器处理中核间通信和片外带宽瓶颈问题，实现了7.6Tb/s的片外总带宽。

本文提出了一种分布式数字控制微调节器系统，用于实现POWER8微处理器的每核动态电压频率缩放（DVFS），以优化多核处理器的功耗性能。该系统通过集成电压调节模块（iVRM）提供成本有效的每核DVFS方案。

本文为IBM POWER8微处理器设计了一种宽频范围谐振时钟，通过在线模式切换实现两种谐振模式和非谐振模式，在2.5GHz至5GHz以上频率范围内节省时钟功耗。该设计由12个chiplet组成，每个chiplet包含一个核心和L2缓存的谐振时钟网格，以及L3缓存的半频率非谐振时钟网格。

该论文介绍了基于22nm三栅极工艺的15核企业级Xeon处理器家族Ivytown，采用双线程64位Ivybridge核心和37.5MB共享L3缓存。通过环形总线设计和灵活的系统拓扑支持，实现了从40W到150W的宽功耗范围和1.4GHz至3.8GHz的频率覆盖，满足了多样化产品需求。

本文介绍了AMD在28nm HKMG工艺下实现的x86-64双核CPU模块“Steamroller”，包含2.36亿晶体管，工作电压0.8-1.45V，模块面积29.47mm²，集成了独立整数核、指令解码单元、共享取指单元、浮点单元和2MB L2缓存，旨在提升能效和性能。

该论文提出了一种自适应时钟系统，用于应对高性能微处理器中因负载变化导致的电源电压波动问题。通过动态调整时钟频率，该系统减少了传统设计中为应对电压波动而预留的10-15%电压裕量，从而在28nm x86-64微处理器上显著提升了能效。

论文提出了一种在22nm CMOS工艺中实现的图形执行核心，采用了自适应时钟、选择性升压和状态保持睡眠等电路技术，实现了从低电压高效运行到高性能需求的动态调整，解决了功耗与性能的平衡问题。

该论文提出了一款基于40nm Bulk CMOS工艺、主频达3GHz的64位ARM v8处理器Potenza，用于X-Gene服务器平台。通过模块化设计（PMD）实现可扩展性，每个PMD包含两个核心和256KB L2缓存，功耗为4.5W，解决了服务器级高性能与低功耗的平衡问题。

本文介绍了Intel第四代Core处理器Haswell系列，基于22nm Tri-gate工艺，旨在实现平台集成和低功耗，以支持更小的设备形态。该处理器集成了CPU、内存控制器和平台控制器集线器（PCH）等多个模块。

本文针对下一代400Gb/s及以上网络线卡的内存系统瓶颈，提出专门架构和设计以提升随机事务速率(RTR)。分析了网络线卡速率翻倍对内存系统的要求，并给出了系统级解决方案。

本文分析了未来光传输网络面临的容量极限问题，指出传统单模光纤在约100 Tb/s时将因光纤非线性达到容量瓶颈。论文探讨了高容量可扩展光通信技术，以应对长期演进移动服务和云服务带来的流量增长。

本文提出一种异构3D-IC，将两个28nm FPGA芯片与32个可重构高性能数据转换器集成在一起，解决了传统分立数据转换器接口带宽瓶颈问题，实现了高带宽、高集成度的数据转换与处理。

本文提出了一款1/4英寸8百万像素3D背照式CMOS图像传感器，采用1.12µm像素并引入正面深沟槽隔离技术。解决了小像素尺寸下因光学串扰和电学串扰导致的图像质量下降问题。

本文提出了一种基于时间戳的2D光流传感器，用于人工复眼，旨在实现微型低功耗的宽视场感知。该传感器通过仿生学方法模拟昆虫视觉，为微飞行器提供轻量级视觉导航解决方案。

该论文提出了一种基于动态可重构混合架构的1000fps视觉芯片，集成了图像传感器和并行图像处理器，解决了高速视觉识别应用中对高帧率和强大处理能力的需求。通过结合像素并行和行并行SIMD阵列处理器以及嵌入式微处理器，实现了低、中、高级图像处理的高效协同。

该论文提出了一种413×240像素的亚厘米分辨率飞行时间(ToF)CMOS图像传感器，采用像素内背景消除技术，解决了传统ToF传感器需要多个子帧来消除背景光影响的问题。通过创新的像素设计实现了高精度距离测量。

本文提出了一种采用列选通时钟偏斜校准技术的CMOS飞行时间（ToF）距离成像仪，实现了0.3毫米的高距离分辨率，解决了传统光截面法需要长基线和机械扫描的局限性，为小型化3D扫描提供了新方案。

本文设计了一款512×424分辨率的CMOS 3D飞行时间图像传感器，采用高达130MHz的多频率光电解调技术和2GS/s的ADC，用于实现高精度深度测量。该传感器为微软Kinect for Xbox最新版本提供了核心深度成像能力，解决了消费级3D摄像头高速、高精度深度感知的难题。

本文提出一种带非线性电子色散补偿器（EDC）的时钟数据恢复（CDR）集成电路，用于补偿直接调制分布式反馈激光器（DML）因频率啁啾引起的色散，从而以较低成本实现超过20km的光纤链路传输。该芯片采用90nm CMOS工艺，支持6Gb/s的数据速率。

该论文提出了一种12×5二维光学I/O阵列，用于实现600Gb/s的芯片间互连，解决了传统电互连在带宽和功耗方面的瓶颈问题。通过在65nm CMOS工艺中集成光学收发器阵列，实现了高密度、高带宽的光学互连。

本文提出了一种功率可伸缩的7抽头FIR均衡器，采用可调有源延迟线，用于10-25Gb/s多模光纤的电子色散补偿。该设计在28nm LP-CMOS工艺中实现，解决了多模光纤中因模式色散导致信道响应变化大、均衡困难的问题。

该论文提出了一种共享电感结构的光接收机，在28nm CMOS工艺下实现了28Gb/s的数据率和1pJ/b的能效，同时将芯片面积减少了56%，解决了传统电感峰化占用面积大的问题。

本文描述了一款用于四端口10GBASE-T收发器芯片的模拟前端(AFE)，在40nm CMOS工艺下实现了低于1.75W的全双工10Gb/s以太网传输。该设计解决了高密度网络交换机对小尺寸、高能效收发器的需求。

该论文提出了一种用于千兆以太网的全双工线路驱动器，采用轨到轨Class-AB输出级架构，在28nm CMOS工艺中实现。主要解决了传统线路驱动器在高电压电源下功耗高的问题，实现了全双工操作，降低了功耗。

本文提出了一种在0.18µm CMOS工艺下实现的8.2-10.3Gb/s全速率线性参考less时钟数据恢复（CDR）电路，无需频率检测器。通过创新的架构设计，解决了传统参考less CDR在频率捕获与相位锁定转换过程中的鲁棒性问题，同时简化了系统复杂度。

该论文提出了一种用于光互连的40Gb/s VCSEL过驱动集成电路，通过群延迟可调预加重技术提升高频响应，解决了传统电互连带宽瓶颈问题，实现了高速率串行数据传输。

该论文提出了一种自校准NFC SoC，集成了三模可重构PLL和单路径PICC-PCD接收器，支持ASK/BPSK调制和106kb/s至848kb/s的数据速率，解决了NFC设备复杂性和多模式兼容性问题。

该论文提出了一种用于米级通信的13.3mW 500Mb/s IR-UWB收发器，通过链路裕量增强技术解决了高数据率与低功耗之间的矛盾，适用于医疗成像等需要高信息速率传输的场景。

本文提出了一种用于助听器应用的低功耗Chirp-UWB收发器，工作在7.75-8.25GHz频段，实现了1mW功耗和1Mb/s数据率。通过低峰值功率传输和快速同步技术，解决了小电池容量下长期运行的需求。

该论文提出了一种工作于0.5V电压、功耗仅1.15mW、面积0.2mm²的Sub-GHz ZigBee接收机，支持433/860/915/960MHz ISM频段，且无需任何外部组件，解决了物联网超低功耗无线电的全球通用性和低成本问题。

该论文提出了一种用于无线个人/体域网的2.4GHz接收机，采用滑动中频相位数字转换器架构，实现了1.2nJ/b的能效。主要解决了传统能量检测或超再生接收机在拥挤的2.4GHz ISM频段易受干扰的问题，同时提高了能效。

本文提出了一种适用于无线体域网(WBAN)的亚采样PSK接收机，采用65nm CMOS工艺，在0.6V供电下仅消耗1.3mW功耗。通过数字密集型架构替代传统模拟密集型设计，解决了高功耗和大面积的问题。

该论文提出了一款面向医疗应用的超低功耗收发机，支持IEEE802.15.6标准及专有MICS/ISM频段，通过可扩展数据速率（11kb/s至4.5Mb/s）实现了0.33nJ/b的能效，解决了无线体域网中节点功耗过高的问题。

提出了一种用于WPAN（蓝牙）的860µW、2.1-to-2.7GHz全数字PLL频率调制器，采用DTC辅助的快照TDC和DC耦合缓冲器，降低了功耗和噪声馈通，解决了低功耗无线通信中的频率调制问题。

40纳米嵌入式分栅MONOS闪存宏单元，支持160MHz高速读取，适用于汽车微控制器。

基于非均匀量化器的0.5V CMOS光数字转换器，实现高灵敏度和低功耗

一种低功耗对象自适应CMOS图像传感器，通过嵌入式特征提取算法显著降低功耗。

开发了一种用于MIPI应用的0.15毫米厚非接触连接器，采用垂直定向耦合器实现双链路通信。

一款用于100米范围、10帧/秒、200×96像素飞行时间深度测量的CMOS SoC芯片

介绍了一种用于行星表面探索的1024×8时间门控SPAD线传感器，具有高光子检测效率和快速门控能力。

24纳米工艺下开发的32Gb ReRAM测试芯片，采用交叉点架构和二极管选择器件。

一款支持4K超高清的HEVC视频解码芯片，优化架构降低存储需求

提出双电源SRAM的电路技术，显著降低活动与待机模式功耗

一种基于FeRAM的非易失性D触发器设计，用于断电不丢失数据的数字系统。

Oracle推出28nm工艺的16核SPARC T5处理器，性能提升显著。

一款用于双列直插内存模块的6.4Gb/s近地单端收发器，采用低功耗信号传输技术。

一种采用双环双VCO架构的低抖动、低功耗、小面积全数字注入锁定PLL。

一种用于电子稳定控制的全差分电荷平衡加速度计，具有抗电磁干扰和高动态范围特性。

一种用于PET应用的全数字8x16 SiPM阵列，具有每像素TDC和实时处理能力。

一款8通道闭环神经假体SoC，用于实时颅内脑电采集、癫痫检测和电刺激抑制。

一篇关于1GHz Razor FIR加速器的低功耗设计，采用时间借用跟踪算法和插值纠错技术。

提出基于晶圆级封装XTALBAW谐振器的微型计时系统，实现高集成度与小尺寸

介绍32/28纳米工艺的8核MIPS兼容处理器Godson-3B1500，具有高性能和低功耗特点。

一款集成双模阻抗传感器的87mA离子电渗控制器IC，用于可穿戴药物递送。

一款基于FRAM的非易失性逻辑MCU SoC，支持100次数字状态保留，睡眠模式下零泄漏。

提出一种包含455个活动电极和52个同步读出通道的CMOS神经探针，用于大规模神经活动记录。

提出一种时域模拟与数字混合信号处理的LDPC解码器，结合模拟计算的高效性和数字计算的灵活性。

针对高相关性数据的应用，提出一种基于预测的SRAM设计以减少位线切换活动。

描述IBM EC12系统中处理器芯片和缓存芯片的电路与物理设计实现

无摘要信息

无摘要提供，无法生成概要。

2013年ISSCC会议处理器与高性能数字电路专题亮点

2013年ISSCC会议精选论文，涵盖处理器与高性能数字电路的最新进展

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

第10代16核SPARC64处理器，采用28nm CMOS工艺，主频3.0GHz，适用于关键任务UNIX服务器。

提出一种采用数字估计辅助DAC线性化的2D BD RC T ΔΣ调制器

提出一种新型自对准比较器控制PWM控制器，用于提升DC-DC转换器效率。

一款12mW低功耗连续时间带通ΔΣ调制器，采用新型高效谐振器，实现58dB SNDR和24MHz带宽。

通过自适应消除运放增益和非线性误差的14位60MS/s流水线ADC设计

一款65nm CMOS工艺的光收发器，支持25-Gb/s数据传输，具有电源噪声抑制功能。

32位90纳米处理器实现全动态电压调节，显著提升能效。

提出一种采用同相注入耦合QVCO的60 GHz频率合成器，降低相位噪声和误差。

一款90纳米CMOS无晶振射频供电收发器，支持5 Mbps数据传输

通过硬限幅和波形恢复技术实现低相位噪声的8 GHz CMOS振荡器，适用于基站应用。

一款低功耗轻量级无线多通道微系统，用于可靠神经信号记录。

一种用于生物传感器应用的压缩感知模拟前端，实现低功耗和高精度

设计并测量了用于80 Gb/s短距离光通信系统的1-tap决策反馈均衡器

提出一种无外置电容的高电源抑制比LDO稳压器设计

该期刊包含多篇关于高频合成器、低相位噪声振荡器和ΔΣ调制器的论文。

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波和光电子电路。

提出间歇谐振时钟技术，可在任意时钟频率下降低功耗。

结合大面积电子和CMOS IC的大规模传感系统，用于桥梁早期损伤检测。

研究两个相互耦合的振荡器在相位锁定或自由运行时的行为及其频率相互牵引现象。

专利摘要提供了指数多级电荷泵和高速接收器架构的创新设计。

提出正反馈电平转换器逻辑，用于有机或金属氧化物半导体的大面积电子器件设计，显著提高增益和噪声容限。

通过开环相位噪声与整形函数相乘，推导出环形振荡器相位噪声的紧凑表达式。

提出一种用于主动矩阵LCD的10位列驱动IC，采用迭代电荷共享技术提高线性度和面积效率。

一款100-800 MHz 8路径多相发射机，通过混频器占空比控制实现全谐波抑制。

提出DEMDRZ技术，在40nm工艺下实现12位高速高分辨率DAC，性能优异。

首次采用数字线性化技术校准带记忆的积分器失真和电容失配误差的1-0MASH ΣΔ ADC。

提出一种集成天线阻抗失配校正的24GHz CMOS功率放大器，自动补偿阻抗失配。

65nm CMOS工艺下实现的6位1GS/s插值亚稳态ADC，功耗99mW

32nm SOI CMOS工艺下实现的210GHz OOK调制收发器

一种采用PLL生成PWM的CMOS D类线路驱动器，实现高效低失真输出。

一款完整的256电极视网膜假体芯片，具有高集成度和多种安全特性。

提出一种前馈电源噪声消除技术，显著提升单端D类音频放大器的电源抑制比。

一种功耗可调的DCO设计，通过互补开关对结构实现75%功耗降低且保持相位噪声性能不变

一款自同步、自循环的超宽带脉冲无线电接收器SoC，用于低数据率通信，具有高能效。

一种可切换数字模拟低压差稳压器，用于模拟动态电压调节，提升系统效率。

提出一种直观且准确的相位噪声分析方法，用于比较各类振荡器的基本限制。

本文提出了一种CMOS整流器与小环天线的协同设计方法，以提高射频能量收集的灵敏度。

无摘要提供，无法生成概要。

无摘要，无法提供概要

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

本文提出了一种适用于视频像素时钟生成的双环ADPLL，通过双环架构有效抑制振荡器相位噪声。

采用非刷新嵌入式DRAM的低功耗高吞吐量LDPC解码器设计

IEEE JSSC 2014年3月刊收录了多篇关于高频CMOS电路设计的论文，涵盖收发器、UWB接收机、多相发射机等主题。

首款1 Mb非易失性TCAM，采用2T-2R单元，面积比SRAM TCAM小10倍以上。

2014年IEEE JSSC特刊聚焦低功耗医疗SoC、高性能处理器及自供电传感系统等前沿技术。

22nm三栅CMOS工艺中实现的全集成分布式开关电容DC-DC转换器，具有高密度MIM电容和高效电源管理。

一款采用电荷导向运放的10位800MHz 19mW CMOS ADC，通过非线性校准提升性能。

一款基于130nm CMOS工艺的64x64 SPAD-TDC阵列，实现100 fps荧光寿命成像。

一款针对UHDTV的159 Gpixels/s运动估计处理器，支持211×211搜索范围，显著提升编码效率。

65nm CMOS工艺实现的160GHz脉冲雷达收发器，用于短程雷达应用。

通过CoWoS平台展示1Tbit/s带宽PHY，采用TSMC 40nm CMOS技术，实现低功耗和小面积eDRAM PHY。

介绍了一种28 GHz混合PLL，采用32 nm SOI CMOS工艺，结合模拟比例路径和数字积分路径设计。

一种适用于共存应用的2 dB NF接收器，电池电流仅为10 mA。

28nm FD-SOI工艺下实现3GHz双核ARM Cortex-A9处理器，支持动态电压频率调节和体偏置技术。

一款用于移动医疗的机器学习辅助心脏传感器SoC，具备低功耗和高精度检测能力。

一种用于昆虫无线传感器网络的低功耗、小尺寸无线收发器，集成VCO、PA、LNA、开关和调制器。

提出一种65纳米工艺下的9位112皮秒分辨率流水线时间数字转换器

提出一种数字后台校准技术，用于消除VCO型ADC的非线性失真，显著提升信噪比。

一款基于快速锁定抖动滤波全数字DLL的突发模式内存接口，提升能效30%并实现零空闲功耗。

一款用于体内神经化学模式生成的SoC，集成电刺激与快速扫描循环伏安法传感技术。

提出一种无参考半速率数字时钟数据恢复电路，采用相位旋转锁相环作为相位插值器。

一种自供电CMOS可重构多传感器SoC，用于生物医学应用。

结合CMOS IC与大面积电子技术的自供电大规模应变传感系统

一种可堆叠的6单元锂离子电池管理芯片，适用于电动汽车，支持192单元监控。

32nm SOI工艺中采用深沟槽电容的自适应PLL设计，优化时钟数据补偿效果

提出一种结合电压和时间域信息的基于时间的流水线ADC，提高分辨率和能效。

提出基于逻辑工艺垂直寄生BJT开关的ReRAM宏，实现高密度和快速读取。

无摘要

无摘要提供，无法生成概要

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波和光电子电路。

2013年VLSI电路研讨会精选论文介绍，涵盖电路设计与半导体技术的最新进展。

一款采用离散时间射频信号处理的软件定义无线电接收器，具有高谐波抑制和频率选择性。

提出一种基于816×640像素CMOS图像传感器的12皮焦耳每像素模拟信息转换器，实现高效能图像压缩。

一款用于FMCW雷达的多速率全数字分数N锁相环，具有高频宽调制能力

一种采用自适应动态范围的70dB DR 10位0至80MS/s电流积分SAR ADC

一款低功耗事件驱动的OOK接收器，采用同步切换技术，功耗可调，覆盖780-950MHz频段。

一款厘米级分辨率、10米范围的CMOS脉冲雷达，用于人体运动监测。

提出一种采用自适应电流补偿技术的混合SIMO电源转换器，显著提升瞬态响应并减少交叉调节效应。

提出一种基于开关环形振荡器的高分辨率时间数字转换器，无需校准即可实现噪声整形。

提出了一种用于PWM模式降压DC-DC转换器的线性无损电流检测电路，通过测量功率级平均压降实现高精度电流检测。

提出一种能效优化的全帧特征提取加速器，采用移位锁存技术和算法-架构协同优化，显著降低能耗。

54 GHz分布式混合波振荡器阵列的分析与设计

分析流水线ADC中比较器亚稳态引起的误差机制及其预测方法。

提出负导抗技术消除运放虚地非线性失真，提升接收机线性度。

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

介绍2013年IEEE射频集成电路研讨会精选论文，涵盖射频与微波电路技术的多个方面。

IEEE JSSC 2014年5月刊包含多篇关于射频集成电路和无线通信技术的论文。

提出多驱动堆叠FET功率放大器，提升90 GHz下输出功率和效率。

一款全集成无线超宽带免标记免PCR的DNA分析SoC芯片，采用纳米结构CMOS技术实现高灵敏度检测。

一种无电池、多节点的无线体域网系统芯片，通过效率跟踪环和注入锁定频率分频器实现高效能量收集和时钟同步。

一款10位300MS/s电流导向DAC，采用堆叠FET缓冲实现6V输出摆幅。

一种12位200MS/s的基于零交叉技术的流水线ADC，采用背景校准技术消除系统性和随机性偏移。

65nm CMOS工艺下集成了Blixer和基带混合滤波器的24 GHz ZigBee接收器

一种采用8相位被动混频器的4元件LO相位偏移相控阵接收机，用于抑制超过0 dBm的强干扰。

采用0.18µm SOI CMOS工艺实现的高线性度1 GHz低噪声放大器，具有13 dB的噪声系数。

提出一种用于高速CMOS光接收器的低噪声设计技术，通过两阶段前端实现噪声与带宽的优化。

一种高效节能的异步2b步进SAR ADC，采用混合R-2RC DAC设计

提出两种全数字自适应算法，消除ADC输出中的开关噪声影响。

提出一种采用可变巴伦变压器和自适应偏置控制的CMOS Doherty功率放大器，提高了效率和输出功率。

W波段9元素成像阵列接收器设计，采用空间重叠超像素技术提升毫米波成像性能。

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子电路，特别关注集成电路与VLSI设计。

IEEE JSSC 2014年6月刊收录了多篇关于高频电路设计和无线通信技术的论文。

专利涉及一种单端输入差分输出放大器的偶数阶失真消除技术

硅光子收发器电路采用微环谐振器偏置波长稳定技术，实现高效光互连。

提出基于混合基数代数的新型分数频率合成器，解决传统方法精度与杂散问题。

提出一种采用自动背景检查方案的低功耗内容可寻址存储器，优化匹配线摆动和感应速度。

提出了一种基于逆变器的低功耗连续时间ΔΣ ADC设计，采用65纳米CMOS工艺实现高性能

本文介绍了一种在40nm CMOS工艺中实现的0.54 THz信号发生器，具有22 GHz调谐范围。

一款45纳米CMOS工艺集成120GHz短距离10Gbps无线发射器

一款45nm SOI CMOS工艺的19 dBm 15 Gbaud 9位功率DAC单元，用于W波段高阶QAM传输。

提出一种新型霍尔传感器纹波消除技术，无需低通滤波即可抑制偏移纹波。

提出一种满足LTE要求的低带外噪声电流模式发射机，采用AB类功率混频器实现高效率与低噪声。

提出一种用于LTE通信的滤波ADC，结合二阶ΔΣ调制器和三阶切比雪夫滤波器，优化噪声抑制性能。

提出一种32纳米工艺下的细粒度自适应电压频率调节架构，优化多处理器系统芯片的全局能效。

一款用于结构健康监测的四通道36V 780kHz压电驱动芯片。

设计了一种超低功耗2.4 GHz发射器，平均功耗78 pW，适用于低数据率传感应用。

一款基于65nm CMOS工艺的宽频带直接射频到数字多模接收器，支持400 MHz至4 GHz频率范围。

提出一种基于同步多电荷提取技术的自主压电能量收集集成电路。

设计并分析了一种高效高压D类功率输出级，采用0.14µm SOI BCD工艺，峰值效率达94%。

提出一种基于开关的快速充电器，采用连续内置电阻检测和自动能量传输控制技术，显著缩短充电时间并提高效率。

IEEE JSSC期刊专注于固态电路的分析、设计与性能，涵盖集成电路与VLSI设计。

IEEE JSSC特刊介绍第39届欧洲固态电路会议的精选论文，涵盖模拟和数字电路领域。

IEEE JSSC期刊特刊介绍及多篇固态电路技术论文摘要。

提出一种可扩展的超宽电压范围SRAM设计方法，采用10晶体管位单元，实现低电压、高良率和硅-CAD相关性。

提出一种基于固定峰值电流和可变关断时间的LED驱动浮动降压转换器控制架构。

IEEE JSSC 2014年8月特刊聚焦2013年集成电路会议，涵盖宽带传感器接口、低功耗温度传感器等创新研究。

一款0.9V供电、28nm CMOS工艺的0.4-6GHz软件定义无线电接收器，支持谐波重组和宽频带操作。

本文介绍了一种12.8 GS/s 32路分层时间交织SAR ADC，采用65 nm CMOS工艺，实现4.6 ENOB和25 GHz有效分辨率带宽。

一款用于毫米波无线多频段点对点回传通信的2148 GHz次谐波注入锁定分数N频率合成器。

一款高效率、高精度的40V 10W可调光LED驱动器，采用自适应时序差补偿技术

40nm CMOS工艺下设计的82mW全集成立体声耳机模块，支持直接电池连接。

提出一种基于时间均衡的电压模式驱动器，实现5 Gb/s高效能传输

一种采用双级流水线ADC设计的1 GHz采样率转换器，在奈奎斯特频率下实现48 dB SNDR和25 fJ/转换步的能效。

提出一种9.2 GHz无峰值抖动传递函数的数字锁相环，采用新型数字环路滤波器实现快速稳定。

提出一种在65nm逻辑工艺中实现的可逐位重写的嵌入式闪存技术，解决未选字线干扰问题。

一款用于微型化介电光谱测量的宽带传感器接口IC

提出一种全集成71nW CMOS温度传感器，适用于低功耗无线传感系统。

本文提出了一种基于数字纹波的自适应关断时间DC-DC转换器，采用数字电感电流传感器获取纹波信号，无需额外ADC或电感DCR知识。

采用四通道时间交织ADC及新型时序失配检测算法，实现44.4 dB SNDR和219 fJ/转换步的能效。

提出一种自适应预失真技术，有效降低数字锁相环中的DTC非线性问题。

提出一种无需外部校准信号的首创盲校准算法，用于抑制ADC中的非线性失真。

提出一种基于梯形滤波器的可编程时延元件，用于超宽带波束成形系统。

该论文未提供摘要，无法进行概要总结。

IEEE JSSC期刊专注于固态电路设计、分析与性能的广泛研究。

2013 IEEE CICC精选论文集，涵盖模拟/混合信号技术、数据转换等领域。

提出两种电路技术突破kT/C热噪声限制，分别通过改变采样带宽与噪声源关系及主动噪声消除实现。

采用0.18µm SiGe-BiCMOS工艺实现的10Gb/s数字控制差分分布式放大器MZM驱动器，输出6Vp-p差分摆幅。

本文介绍了一种基于0.13µm SiGe BiCMOS工艺的220-240 GHz四元件巴特勒矩阵波束切换芯片设计。

提出一种基于动态可重构混合架构的1000 fps视觉芯片，集成高速CMOS图像传感器与多处理器架构。

本文介绍了一种采用0.18µm BiCMOS工艺的12位1.6 GS/s流水线ADC，具有四路时间交织分层结构和主从T&H，以提高动态性能并降低误差率。

一种基于频率折叠ADC的宽带采样接收器，实现高采样率和动态范围。

一种用于软件定义无线电的紧凑型低功耗分数注入锁定正交频率合成器

首款低成本、超低功耗、被动式24 GHz RFID标签，采用标准CMOS工艺单芯片集成。

实现了一种微型自供能能量采集平台，高效采集环境振动能量，无需电池启动，睡眠模式零功耗。

本文提出了一种用于体域网的可扩展、低功耗收发器及无线供电系统，支持1 Mb/s数据传输。

一种可穿戴的8通道无凝胶EEG/电极-组织阻抗采集系统，具有高输入阻抗和低噪声特性。

本文提出了一种采用0.13µm SiGe工艺的X波段雷达收发器，通过带宽降低技术实现高效距离检测。

评论并补充关于消除运放虚拟地缺陷的参考文献。

本文提出了一种8.5 kV ESD保护的SP10T开关设计，适用于多频段智能手机。

提出一种用于硅中介层通道的3Gb/s电流模式收发器，能效达9.5fJ/b/mm

提出新型比较器布局和参考电压阶梯设计，实现无跟踪保持的6位20GS/s SiGe BiCMOS闪存ADC。

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

2013 IEEE Bipolar/BiCMOS会议精选论文，涵盖SiGe BiCMOS技术中的ADC和CDR设计创新。

提出一种新型架构，有效抑制无线发射器中VCO因自身信号或其他振荡器引起的频率牵引效应。

Razor-Lite是一种低开销寄存器，用于错误检测和校正系统，通过电荷共享技术实现低开销。

2014年IEEE JSSC期刊特辑聚焦BiCMOS电路与技术，涵盖高速ADC、雷达收发器等前沿研究。

130nm BiCMOS SiGe工艺下设计的100Gbit/s时钟数据恢复系统，采用注入锁定振荡器。

一款可配置SNR和帧率的电容式触摸屏读IC，具有高抗噪性和触摸灵敏度。

一款用于机器视觉的高灵敏度400帧/秒CMOS图像传感器

提出一种动态和主动像素视觉传感器，同时输出异步DVS事件和同步全局快门帧。

65nm CMOS工艺下25至28 Gb/s高灵敏度光接收器设计

提出一种采用列级背景光抑制方案的CMOS TOF 3D相机，适用于高分辨率户外成像。

提出一种快速启动的发射器架构，实现服务器和移动平台的能效比例通信。

提出一种双时分复用RDAC的TFT LCD列驱动架构，提升线性度和均匀性。

提出一种灵活的无时钟数字滤波器，频率响应独立于输入速率和格式。

提出一种频率敏捷的射频前端架构，支持多频段TDD应用，实现高效集成。

一种全自包含的对数闭环深脑刺激SoC，用于神经疾病治疗。

研究毫米波功率DAC发射机架构的最大波特率及W波段可扩展性。

提出一种高精度阻抗传感接口芯片，用于电化学和生物传感应用。

提出一种无需DCO非线性校准的混合环路两点调制器架构。

提出一种单电感0.35µm CMOS压电能量收集器，通过电池能量注入提升输出功率

90纳米CMOS工艺下实现6ns快速启动的突发模式发射器，能效达2.29mW/Gb/s。

提出一种用于EDGE应用的线性功率放大器，采用0.18µm CMOS工艺，自适应偏置改善AM-AM特性。

通过嵌入式滤波器优化连续时间ΔΣ调制器的动态范围和功耗

IEEE JSSC期刊专注于固态电路的分析、设计与性能研究，涵盖数字、模拟、微波及光电子集成电路。

2013年化合物集成电路研讨会精选论文，展示化合物半导体技术的最新进展。

采用250nm InP DHBT工艺设计的50 GSamples/s跟踪保持和采样保持放大器。

提出一种毫米波功率合成技术，使用短于四分之一波长的巴伦实现晶体管输出串联和电感调谐。

欢迎Ken Suyama博士加入IEEE JSSC期刊，担任副编辑，他在模拟电路和混合信号电路领域具有丰富经验。

该期刊包含多篇关于高频电路设计和功率放大器的研究论文。

无变容二极管可调振荡器电路及数字锁相环电路

提出毫米波SiGe HBT超额定击穿电压Class-E功率放大器设计方法，实现高输出功率与高效率。

提出一种用于地球同步轨道合成孔径成像的低功耗64通道相关器系统，采用两种ASIC实现高速信号处理。

提出一种40nm CMOS工艺的0.6V输入降压转换器，采用CCM/DCM自适应控制提高效率。

提出一种嵌入计算子系统的电压调节架构，显著提升超低功耗平台能效。

提出一种新型无滤波器D类放大器，具有高PSRR和低THD+N，适用于智能手机和SoC集成。

一款集成26400个电极的1024通道CMOS微电极阵列，用于高时空分辨率神经信号记录与刺激

本文介绍了一种嵌入能量监测电路的128 Kbit SRAM，采用65纳米低功耗CMOS工艺，实现了高能效和高性能操作。

提出一种13.56MHz CMOS高效电感链路电源，用于植入式医疗设备，传输效率达76.3%，功率转换效率85%。

一款基于注入锁定的高效能900 MHz QPSK/16-QAM带形变发射器

介绍了一种基于22nm CMOS SOI技术的16Gb/s I/O链路接收器，采用8抽头DFE和波特率CDR实现高速数据传输。

32nm SOI CMOS工艺下32 Gb/s背板收发器，采用AC耦合和低延迟CDR技术

32nm CMOS工艺下全数字锁相低压差稳压器，用于数字IC细粒度电源管理。

一种基于VCO的无参考时钟传感器接口电路，面积仅346µm²，适用于低功耗传感器节点

一款超低功耗多功能心电图处理器，采用近阈值电压设计，功耗仅457nW。

一款6位10GS/s时间交织SAR ADC，集成低开销FFE/DFE均衡，适用于高速有线通信

提出一种采用数字校正技术的全集成SAR ADC，适用于三模收发器。

提出一种拓扑压缩的21晶体管静态触发器，功耗降低75%

提出一种加权电流反馈技术，用于无输出电容LDO稳压器，实现宽负载电容范围驱动和快速瞬态响应。

本文介绍了一种用于多模态颅内神经监测的全集成SoC，集成了压力、氧气和温度传感器及其接口电路。

提出一种采用旋转相位脱落方案的多相降压转换器，以提高轻载效率。

提出一种低能耗单端双二进制收发器，用于DRAM接口，能效达0.56 pJ/bit@7Gb/s。

一种低功耗电压模式发射器，采用模拟阻抗调制技术，支持快速功率状态切换。

提出一种低功耗ECG片上系统，集成无损数据压缩技术，适用于无线/移动ECG传感器。

该论文提出了一种利用并行N路径有源/无源混频器的宽带接收器，实现了低噪声、高线性度和高功率效率。

提出一种基于电荷共享旋转的高阶离散时间无源IIR低通滤波器，支持电压采样和电荷采样模式。

论文更正了SRAM工作电压的错误报告。

设计用于60 GHz基带的混合信号I/Q 32系数接收端前馈均衡器和100系数决策反馈均衡器

提出一种改进型变压器升压转换器，解决高内阻能源启动问题。

设计了一种适用于高温环境的低电压SRAM，采用温度感知的位线感应增强技术。

IEEE JSSC期刊专注于集成电路设计，包括电路建模、技术、系统设计、布局和测试，鼓励实验验证。

集成超低EMI D类音频放大器，具有95%效率和105 dB SNR。

2013年IEEE亚洲固态电路会议精选论文，聚焦移动计算新电路与系统。

本文提出了一种低功耗单比特音频连续时间ΔΣ ADC设计技术，通过FIR反馈DAC实现高性能。

本文介绍了一种高功率0.53 THz可重构光源模块，适用于太赫兹成像应用。

14位1GS/s RF采样流水线ADC，采用背景校准技术提升性能

32nm CMOS SOI工艺下实现的20GS/s 6位时间交织ADC，嵌入时间数字转换器校准时序偏差，功耗69.5mW。

提出一种10/30 MHz宽占空比范围的电压模式降压转换器，采用新型DDA型III补偿器和端点预测方案，实现快速参考跟踪响应。

提出一种LSB优先的逐次逼近算法，实现10位SAR ADC，显著降低低活动信号采样时的能耗。

一种用于下一代无线传感器的11nW能量收集系统，静态功耗仅544pW。

提出一种超低功耗2.4GHz FSK/PSK接收机，采用滑动中频相位数字转换技术。

28nm CMOS工艺下实现1522 Gbps半双工串行链路设计，支持20 dB损耗PCB信道。

本文介绍了一种28nm CMOS工艺下80 MS/s、11位ENOB的低功耗ADC。

一款支持160通道QAM调制的46 Gsps 14位DAC，用于低功耗低成本电缆头端系统。

一款支持802.11ad标准的60GHz射频芯片组，采用16发射16接收波束成形和极化多样性天线阵列，通过单同轴电缆接口实现低成本集成。

一款用于WCDMA和LTE手机的195 GHz全集成EER CMOS功率放大器

一款1 GS/s 10位189 mW时间交错SAR ADC，带背景时序偏差校准功能。

28nm CMOS工艺下实现28 Gb/s多标准SerDes，功耗560 mW/通道。

一款基于非线性DAC的2 GHz直接数字频率合成器，功耗130 mW，采用55 nm CMOS工艺。

22nm CMOS技术下设计的8通道双向链路，支持32Gb/s每通道速率，功耗优化显著。

40纳米CMOS工艺下实现780mW功耗的4通道28Gb/s收发器，支持100GbE/40GbE标准。

28nm CMOS工艺下79GHz相位调制雷达发射器，带宽4GHz，输出功率11dBm。

一款28 nm CMOS工艺的连续时间MASH ADC，实现88 dB动态范围和53 MHz带宽。

提出一种采用子采样锁相环的无分频器低噪声分数N锁相环，实现2.3GHz输出频率下112dBc/Hz的低带内相位噪声。

一种用于千兆以太网的全双工线路驱动器，采用轨到轨Class-AB输出，提高能效。

提出一种低功耗低电压WBAN兼容的PSK接收器，采用数字密集型架构，适用于传感器网络。

提出递归开关电容DC-DC转换器，实现高效率和宽输出范围。

一款基于90nm SiGe BiCMOS工艺的300GHz频率合成器，采用三重推挽VCO和三相位注入分频器，实现宽锁定范围和低相位噪声。

一种采用功能复用和增益提升N路径技术的多ISM频段ZigBee接收器

提出一种基于自振荡开关电容的完全集成能量收集器，在低光条件下实现高效能量转换。

提出一种用于10 Gb/s的功率可扩展连续时间FIR均衡器，适用于多模光纤链路中的色散补偿。

提出一种新型CMOS阻抗分析器，用于纳米样品研究，工作频率高达150 MHz。

利用米勒带通滤波器实现射频接收器的信道选择，显著降低线性要求，实现低功耗紧凑设计。

无摘要提供，无法生成概要。

IEEE JSSC期刊专注于集成电路与VLSI设计，鼓励实验验证，强调原创性和未发表性。

2014年IEEE国际固态电路会议精选论文特刊，涵盖模拟、数据转换器、RF、无线和有线通信等领域的最新创新。

提出一种宽带接收机中主动消除发射机泄漏和噪声的技术，显著提升接收机性能。

提出一种天线负载阻抗检测与自动调谐技术，提升3G/4G效率。

提出新型开关模式运算放大器(SMOA)，在65nm CMOS中实现高效低电压连续时间滤波器