2010

本文概述了MEMS传感器在汽车和消费电子中的关键应用，如汽车稳定控制、硬盘保护和安全气囊触发。它展示了MEMS如何使电子控制系统更智能、精确和快速，超越人类反应能力。

本文展望了未来五年移动设备的技术演进方向，提出将手机发展为智能移动伴侣，通过提升带宽、处理性能、能效和显示技术，实现始终在线的连接和数天续航的主动用户体验。

本文综述了图像传感器的发展历程，重点讨论了从CCD向CMOS转变的技术趋势以及像素尺寸缩小和分辨率提升带来的挑战。

本文综述了FinFET和Tri-gate FET等多栅极晶体管结构在继续缩小晶体管沟道长度方面的机会，并参考了ITRS 2009版对微处理器印刷栅极长度持续缩小的预测。论文旨在探讨新材料和器件结构创新如何克服传统MOSFET缩放限制，推动半导体技术继续沿着摩尔定律发展。

该论文提出了一种用于极性发射机的两相开关混合电源调制器，通过结合线性放大器和开关放大器，解决了传统电源调制器在低功率下效率低、开关损耗高的问题，实现了9%的效率提升。

本文提出了一种在40nm CMOS工艺下实现的鲁棒数字DC-DC转换器，能够提供轨到轨输出范围。针对先进工艺中低电压下传统模拟架构不适用的问题，采用数字控制环路并降低了对模数转换器的要求，实现了具有竞争力的性能。

提出了一种基于锁相环（PLL）的高稳定性单电感多输出（SIMO）DC-DC降压转换器，支持6个独立输出通道。该设计解决了传统PWM电流模式控制器在负载变化时稳定性差的问题，通过PLL实现恒定频率控制，提高了系统鲁棒性。

该论文提出了一种采用频域ΔΣ ADC和混合PWM发生器的数字控制降压转换器，实现了300mA负载电流下14mV的纹波。解决了数字控制器中ADC和DPWM模块的功耗、复杂度和面积挑战。

本文提出了一种自动可重构的DC-DC开关转换器，采用绿色模式控制和自适应补偿技术，在10MHz开关频率下实现了92.1%的高效率，解决了高频负载波动下的快速瞬态响应和能效问题。

该论文提出了一种数字辅助的断续导通模式（DCM）DC-DC升压转换器，在低电压工艺中实现了5V/100MHz和10V/45MHz的高频工作，并集成了肖特基二极管以解决开关和整流级阻断电压高于标准器件击穿电压的挑战。

该论文提出一种完全集成的开关电容DC-DC转换器，采用数字电容调制技术，用于替代低效的LDO，为无线SoC中低于1.2V的低功耗域供电。转换器面积仅0.16mm²，无需外部无源器件，有效提升了系统效率。

本文提出一种32nm全集成可重构开关电容DC-DC转换器，在0.55W/mm²的功率密度下实现81%的效率。通过利用标准单元的逻辑物理顺序，简化了驱动设计，并支持多种工作模式以优化性能。

该论文提出了一种工作于24-26GHz的4通道4波束时空RAKE雷达收发机，采用90nm CMOS工艺，用于车载雷达应用。通过多天线MIMO技术和时空RAKE处理，有效对抗多径反射干扰，提升雷达在复杂环境中的检测能力。

该论文实现了一个完全集成的77GHz调频连续波（FMCW）雷达系统，采用65nm CMOS工艺。解决了毫米波防撞雷达的集成度问题，实现了单芯片雷达收发系统。

本文提出了一种用于60GHz通信的16元件相控阵发射机，基于SiGe BiCMOS工艺。该发射机在片上进行全特性表征，实现了相移360度范围内输出功率变化控制在+/-1dB以内。通过两个相邻元件同时探测和外部合路，验证了相位扫描性能。

该论文提出了一种采用级间耦合谐振器的宽带毫米波CMOS接收器，用于60GHz频段的Gb/s无线通信。通过级间耦合谐振器技术实现了宽带匹配和增益平坦度，解决了毫米波接收器带宽受限的问题。

该论文提出了一种用于无线传感器网络的超低功耗唤醒接收机，工作在2.4GHz和915MHz频段，总功耗仅51µW。通过引入偏移和噪声抑制技术，改善了包络检测器在低输入信号下的灵敏度瓶颈，实现了高灵敏度与低功耗的平衡。

该论文提出了一种2.4GHz占空比循环唤醒接收器，通过非相干能量检测和宽带-IF超外差架构结合脉冲位置调制，实现了对低精度频率参考的鲁棒性，从而支持无晶振的无线传感器节点。该接收器在-82dBm灵敏度下仅消耗830pJ/bit能量。

本文提出了一种采用自同步OOK调制的超低功耗抗干扰IR-UWB收发器芯片组，解决了传统方案中定时捕获复杂和窄带干扰抑制能力差的问题。

该论文提出了一款完全集成的符合802.15.4a标准的脉冲无线电超宽带（IR-UWB）收发器，采用0.13µm CMOS工艺实现，并集成了数字根升余弦（RRC）滤波器。该收发器解决了低功耗、高精度测距和通信范围优化等设计挑战，实现了符合标准的低功耗通信系统。

该论文提出了一种用于通信和定位的超宽带（UWB）脉冲无线电片上系统（SoC），实现了极低的能耗（0.92/5.3 nJ/b），适用于无线体域网等短距离低功耗应用。通过集成脉冲收发机和定位功能，解决了低数据率场景下能效与多功能兼顾的问题。

本文提出一种基于脉冲射频刺激背根神经节的无电池植入式装置，用于按需疼痛控制。该装置通过外部射频供电，避免了传统电池植入物的寿命和更换问题，实现了按需镇痛。

该论文针对全无线微型植入式医疗设备的挑战，研究了混合信号集成电路用于自容式亚立方毫米生物医学植入体。通过活体兔子实验量化了组织对无线眼部植入体的电磁功率损失（4-5dB），并分析了2.4GHz工作频率的选择依据。

该论文提出了一种植入式双波长光遗传刺激器，用于治疗性神经调控研究。它解决了传统电刺激在选择性调制特定神经群体和避免副作用方面的局限性，每个通道功耗仅5mW。

该论文设计了一种紧凑的电压和电流刺激缓冲器，用于高密度微电极阵列，旨在实现对培养神经元网络中单个神经元的双向访问和闭环实验。该缓冲器同时支持电压和电流刺激模式，解决了高密度阵列中刺激电路面积和功耗的挑战。

该论文提出了一种低面积的开关电阻环路滤波器技术，用于分数N频率合成器，并应用于基于MEMS谐振器的可编程振荡器，解决了传统环路滤波器占用面积大的问题。

该论文提出了一种45nm SOI-CMOS工艺下的双PLL处理器时钟系统，用于支持PCI Express、DisplayPort和TMDS等多协议I/O接口。通过环振VCO PLL实现了0.99ps rms抖动，并可进一步降低至0.55ps，有效降低了多协议时钟系统的成本和功耗。

本文提出了一款面积仅0.3mm²、频率范围90至770MHz的低杂散分数分频合成器，用于日本数字电视调谐器，解决了多频段覆盖和1/7MHz高频率分辨率的需求。

本文设计了一款针对无线基础设施应用的低噪声频率合成器芯片，解决了本地振荡器相位噪声和切换速度的关键性能瓶颈，实现了高性能集成。

提出一个完全集成的频率合成器（PLL），采用65nm CMOS工艺，符合IEEE 802.15.3c标准，可同时输出20GHz正交信号和40GHz差分信号，调谐范围达17.9%，覆盖无线HD应用所需的全部频段。

本文针对STT-MRAM存在的破坏性读取和高功耗写入问题，提出了负电阻读取方案（NRRS）和负电阻写入方案（NRWS）。NRRS通过设计保证非破坏性读取，NRWS则平均降低写入功耗。

本文提出了一种64Mb MRAM，采用钳位参考和适当参考方案，通过电流镜和复制存储单元生成稳定的参考电压，解决了MRAM读取过程中参考电压波动和可靠性问题。

本文提出了一种基于导电金属氧化物（CMOx）技术的多层非易失可重写存储器，在0.13µm工艺上实现了64Mb容量，旨在替代NAND Flash。通过多层堆叠提高存储密度，解决了传统闪存缩放困难的问题。

论文提出了一种可扩展的屏蔽位线过驱动技术，用于实现1.3V低电压操作的Chain FeRAM，解决了传统FeRAM在低电压下读取速度慢的问题，提升了存储系统的性能。

该论文提出了一种基于电感耦合的4PAM收发器，用于非接触存储卡，实现了每通道2.5Gb/s的数据传输速率。通过去除高电容ESD保护器件，实现了高速低功耗的芯片间无线通信。

该论文提出了一种在90nm CMOS工艺下工作电压低至0.29V的嵌入式NAND-ROM，适用于超低电压应用如传感器网络和生物医学芯片。通过消除读1噪声和优化电路设计，实现了大容量存储的同时保持低待机电流和窄单元电流分布。

本文实现了一款90nm工艺的4Mb嵌入式相变存储器（PCM），在1.2V电压下实现了12ns的读取访问时间和1MB/s的写入吞吐量。该设计解决了嵌入式PCM的读写性能与功耗问题，可与嵌入式闪存技术竞争。

论文介绍了一款采用45nm工艺、1Gb容量、1.8V供电的相变存储器。通过单元位置补偿系统、字线补偿和位线补偿技术，有效减少了寄生效应，实现了稳定的编程操作。

该论文实现了一款面向3GPP-LTE标准的Turbo解码器ASIC，在0.13µm CMOS工艺下达到了390Mb/s的吞吐量，芯片面积仅为3.57mm²。该设计针对低成本低功耗的LTE用户设备，解决了高数据率下turbo解码的挑战。

该论文设计了一款用于Level-A Evolved EDGE标准的数字基带接收机，功耗仅为4.5mW，旨在提升传统EDGE性能并缩小与HSPA的差距。通过优化数字信号处理架构，实现了低功耗高效接收。

该论文提出了一种基于网络片上（NoC）架构的数字基带处理器，用于MIMO 4G软件定义无线电（SDR），在477mW功耗下实现了灵活性和高性能的平衡，解决了多协议支持和低功耗需求的矛盾。

提出一种用于住宅网关的低功耗网络处理器，通过集成包引擎实现2Gb/s吞吐量并支持IPsec卸载，解决了在1Gb/s流量下CPU负载100%导致无法保证服务质量的问题。

本文提出了一种采用45nm工艺的弹性和自适应微处理器核心，通过集成时序错误检测和恢复电路，有效应对电压跌落、温度变化和器件老化等动态变化，从而消除传统设计中不必要的频率或电压保护带，显著提升性能和能效。

该论文提出一种基于时序错误检测和纠正的32位ARM处理器，通过组合错误检测电路与微架构恢复机制，允许动态消除保护带，从而在低电压下高效运行并容忍瞬态误差。

本文提出了一种用于移动CPU的45nm CMOS 13端口64字41位全相联内容可寻址寄存器文件，通过寄存器重命名技术解决数据冒险，提高指令并行度。该设计采用全相联CAM结构，支持3个写端口，实现了高性能低功耗的寄存器文件。

该论文提出了一种毫米级近乎永续的传感器系统，通过堆叠电池和太阳能电池实现能量存储与收集，解决了体积受限下传感器系统能量供应不足的问题。系统采用超低功耗睡眠模式以降低功耗，并利用能量收集技术延长寿命。

该论文提出了一款16位250MS/s的IF采样流水线模数转换器，通过背景校准技术校正残差放大器增益误差，解决了高分辨率、高采样率ADC在无线通信应用中IF采样时的性能问题。芯片集成了输入缓冲器，实现了良好的交流性能。

该论文提出了一种16位100-160MS/s的SiGe BiCMOS流水线ADC，用于无线基站接收机。它解决了多载波GSM等应用对高分辨率、高采样率和高线性度ADC的需求，实现了100dBFS的SFDR和大于77dBFS的SNR。

该论文提出了一种四通道交织的6位2.2GS/s流水线ADC，采用全动态流水线架构和折叠前端，在40nm CMOS工艺中实现极低功耗2.6mW。通过动态流水线减少输入电容并实现高速量化，同时折叠前端将所需校准工作量减半。

提出了一种主要由数字电路构成的连续时间ΔΣ调制器，消除了传统模拟积分器、反馈DAC等组件，且不需要低抖动时钟。在65nm LP CMOS工艺中实现了与先前ΔΣ调制器相当的性能，但面积显著减小。

该论文提出了一种采用时间共享技术的10位100MS/s流水线ADC，仅消耗4.5mW功耗。通过时间共享MDAC中的运算放大器，有效减少了芯片面积和静态功耗，在保持中等速度和高分辨率的同时实现了低功耗设计。

该论文提出了一种混合CLS-Opamp/ZCBC架构的流水线ADC，利用仅300mV输出摆幅的运算放大器实现了1.4V的信号摆幅，解决了CMOS工艺缩放中电压余量和本征增益降低带来的设计难题。

该论文提出了一种在45nm CMOS工艺下实现的电流舵音频DAC，实现了110dB SNR和0.5mW的低功耗。通过提高调制器分辨率来降低带外噪声，从而减少对模拟后滤波器和时钟抖动的敏感度，实现低成本低功耗设计。

本文开发了一款基于标准0.18µm CMOS工艺的片上系统无源UHF RFID标签芯片，集成了温度传感器并支持EPC Gen-2协议（860-960MHz）。采用倒装芯片技术实现天线连接，通过商用RFID阅读器成功验证了实时无线通信功能。

该论文提出了一种在65nm CMOS工艺中实现的基于NPN管的温度传感器，通过批量校准和修调技术，在-70°C至125°C范围内分别实现了±0.5°C和±0.2°C（3σ）的高精度，解决了深亚微米工艺中温度传感器精度不足的问题。

本文提出了一种基于硅热扩散率的温度传感器，其数字输出对工艺和封装应力不敏感，且与绝对温度呈近似线性关系。通过利用热扩散率的温度依赖性，在0.18µm CMOS工艺中实现了未经校准的±0.2°C (3σ) 高精度，覆盖-55°C到125°C范围，并随工艺微缩而性能提升。

该论文提出了一种基于SAR ADC的原位温度传感接口，用于补偿晶体振荡器的频率-温度漂移，以满足多无线电移动设备对频率稳定性（<1ppm）的严格要求。该接口在45nm LP数字CMOS工艺中实现，能够应对超过100°C的宽温度范围和快速温度变化。

本文提出了一种采用宽带电流前置放大器的可调谐跨阻放大器（TIA），在0.18µm CMOS工艺中实现了76dBΩ的增益和1.7GHz带宽，旨在解决高频参考振荡器应用中石英晶振的替代问题。该设计通过可调谐技术优化了多GHz频率下的性能，适用于硅微机械振荡器接口。

论文提出了一种用于±1.4g加速度计的闭环开关电容(SC)接口电路，通过电学阻尼有效抑制传感器元件的机械谐振，实现了高稳定性和低噪声性能。该设计解决了在高品质因数真空封装环境下传统ΔΣ闭环加速度计稳定性复杂的问题。

本文提出了一种在0.35µm CMOS工艺中实现的200MHz重复率、300ps脉冲宽度、0.5pJ/ns能量效率的光脉冲发生器阵列，用于荧光寿命成像等生命科学诊断技术，解决了短光脉冲生成的高效集成问题。

该论文提出了一种混合架构的应用处理器，结合软件方案与多核处理器，用于H.264全高清解码，解决了传统硬件引擎无法灵活处理新应用的问题。芯片采用40nm工艺，功耗仅222mW，并集成了512b堆叠DRAM。

该论文提出了一种在32nm CMOS工艺下工作电压从320mV到1.2V的片上细粒度可重构结构，用于DSP/媒体加速器。通过混合可配置逻辑块（CLB）阵列，实现了高能效的硬件加速，解决了可编程性与能效之间的平衡问题。

本文提出了全球首款同时支持H.264/AVC High Profile、多视图视频编码（MVC）和可扩展视频编码（SVC）的视频解码器芯片，功耗仅59.5mW，可用于QFHD、3D/多视图电视及视频流应用。该芯片通过创新的块流水线调度和架构解决了多标准兼容与低功耗的挑战。

该论文提出了一款345mW的异构众核处理器，集成了智能推理引擎，用于解决鲁棒目标识别中的高计算需求和背景杂波导致的误匹配问题。通过改进视觉注意力机制，提高了识别准确率。

本文提出了一种可扩展的大规模并行处理器，用于实时图像处理，旨在满足智能手机、汽车信息系统和监控摄像头等应用对高能效和高温操作的需求。

该论文提出了一种面向增强现实的图形与视觉统一处理器，集成了姿态估计引擎，能够在低功耗下同时处理图形渲染和视觉特征提取。通过6路VLIW数据通路、可重构处理单元以及像素排列器，解决了传统分离架构效率低的问题。

本文提出了一款用于多媒体语义分析的SoC，集成了机器学习引擎，能够实时处理人脸检测、表情识别、场景分析和物体识别等任务，解决了现有处理器仅关注特征提取而缺乏专门硬件支持的问题。

该论文介绍了在45nm SOI工艺上为POWER7处理器设计的32MB片上L3缓存嵌入式DRAM宏单元，解决了高性能逻辑兼容嵌入式DRAM在微处理器缓存中的应用问题。

本文为POWER7处理器设计了一个32kB的L1数据缓存，采用45nm SOI工艺，支持两周期内同时进行两个独立读和一个写操作。通过将缓存组织成四个8kB的bank，满足了乱序和多线程计算对高并行性多端口存储的需求。

该论文提出了一种采用32nm高k金属栅极工艺的SRAM，通过自适应动态稳定性增强技术，解决了工艺缩放导致的位单元设计余量缩小问题，实现了低电压操作下的性能与功耗平衡。

本文提出了一种适用于低电压操作的可配置SRAM，通过恒定负电平写缓冲器（CNL-WB）和电平可编程字线驱动器（LPWD-SS）来改善写裕度。CNL-WB利用复制位线技术自动调整位线电平，支持4-512个单元/位线的配置范围；LPWD-SS在单电源下优化了干扰与写裕度的权衡。

该论文提出了一种512kb的8T SRAM宏单元，采用45nm SOI CMOS工艺，能够在低至0.57V的电压下工作。通过引入AC耦合感测放大器（ACSA）和嵌入式数据保持电压传感器，解决了宽电压范围内存储器设计的挑战，兼顾了面积效率和工艺变化。

提出一种针对8T SRAM的PVT和老化自适应字线升压技术，用于降低功耗。通过动态调整字线电压，补偿工艺、电压、温度变化及老化效应，在保持性能的同时减少功耗。

本文提出一种使用可调环形振荡器在45nm CMOS工艺中表征SRAM稳定性的方法。通过降低阵列供电电压VCELL来放大读取干扰效应，从而观察单元读取电流的变化，并评估单元失效前的行为。

该论文提出了一种在0.5V电压下工作的100MHz PD-SOI SRAM，通过非对称MOSFET设计和正向体偏置技术，显著提高了读稳定性和写裕量，解决了低电压下SRAM操作裕量不足的问题。

本文提出了一种基于真实时延的带通多波束阵列，工作在毫米波频段，支持瞬时宽带宽。该设计解决了传统相控阵在宽带宽应用中波束斜视的问题，并实现了多个波束同时独立扫描功能。

本文提出了一种用于60GHz相控阵接收机的宽带波束赋形器，在40nm数字CMOS工艺中实现，解决了毫米波频段高数据速率通信中的波束赋形问题。

本文在65nm CMOS工艺中实现了一个60GHz频段2×2相控阵发射机，能够独立调谐垂直和水平极化，以增加有效各向同性辐射功率并补偿60GHz频段的高路径损耗。

该论文设计了一款覆盖5.2-13GHz的Class-AB CMOS功率放大器，实现了25.2dBm峰值输出功率和21.6%的功率附加效率，解决了宽带通信和雷达系统中对高功率、高效率宽带功率放大器的需求。

本文提出了一种用于全数字锁相环的GHz级数字控制振荡器，实现了150Hz的极细频率分辨率，有效降低了量化噪声对带外相位噪声的影响，解决了传统DCO频率分辨率不足的问题。

本文提出了一种抑制CMOS VCO中闪烁噪声上变频的新技术，工作在3.0-3.6GHz频段，采用65nm CMOS工艺。该技术无需谐振网络即可在宽频率范围内有效抑制近端1/f³相位噪声，同时不影响振荡器启动裕度和白噪声相位噪声。

本文提出一款兼容Gen2协议的UHF RFID传感标签，功耗仅9.2µA，灵敏度达-12dBm，输入参考噪声为1.25µVrms。解决了现有被动传感器标签缺乏协议兼容性和高精度信号处理能力的问题，适用于生物医学和环境监测等应用。

本文提出了一种在0.13µm SOI CMOS工艺中集成了锗光电探测器的10Gb/s光接收机，功耗仅15mW。通过采用混合电感峰化技术，有效提升了带宽，解决了铜互连在高速数据通信中的衰减、色散和串扰问题，为低成本光学互连提供了可行方案。

该论文提出了一种采用标准CMOS工艺的单芯片光电集成电路（OEIC），集成了片上硅光电二极管，用于短距离光通信。通过设计高速接收电路和均衡技术，克服了硅光电二极管响应速度慢的瓶颈，实现了8.5Gb/s的数据传输速率。

该论文提出了一种采用双边缘注入锁定振荡器的突发模式时钟数据恢复电路，实现了1.296至5.184 Gb/s的数据速率和2.4 mW/(Gb/s)的功耗效率，解决了移动消费电子中高速低功耗I/O链路的需求。

本文提出一款采用32nm CMOS工艺的11.8Gb/s串行链路收发器，功耗仅78mW。通过自适应接收均衡和波特率时钟数据恢复技术，解决了高速串行IO在功耗和面积上的挑战。

该论文提出了一款在65nm CMOS工艺下实现的12.5Gb/s完整收发器，包括CDR、MUX/DEMUX和全局时钟分配，总功耗仅12.3mW，能效达到0.98mW/(Gb/s)（低于1pJ/b），解决了高速接口中功耗效率的长期挑战。

本文提出一种采用源串联端接（SST）结构的协议敏捷发射器，在45nm CMOS SOI工艺上实现了7.4Gb/s的数据率和32mW的低功耗。解决了传统CML驱动器功耗高的问题，同时克服了SST在灵活摆幅、恒流均衡和DC耦合电压标准支持方面的困难。

该论文提出了一种在45nm CMOS工艺中实现的5至25Gb/s可重构收发器，通过自适应信令模式（如单端、差分、电流/电压模式）和均衡技术，在1.6至3.8mW/(Gb/s)的功耗效率下，解决了从短距离封装链路到长距离背板等多样化信道的高能效通信问题。

该论文提出了一种18位、12.5MHz采样率的逐次逼近ADC，实现了93dB的信噪比。通过增加开关实现自动调零，将第一级放大器的偏移和1/f噪声存储在级间电容上，并采用两级SAR架构（第一级确定10位，第二级输出9位范围）以放宽放大器增益和线性度要求，主要面向医疗成像应用。

该论文提出了一种12位22.5/45MS/s的SAR ADC，在0.059mm²的小面积和3.0mW的低功耗下实现了超过90dB的SFDR。通过优化开关逻辑和电容阵列，解决了高速高精度SAR ADC中功耗与面积之间的矛盾。

本文提出一种65nm CMOS工艺下的流水线逐次逼近（Pipelined SAR）ADC，面积为0.06mm²，在40MS/s采样率下实现8.9位有效位数。通过结合流水线和SAR结构，解决了传统SAR ADC中电容阵列面积过大的问题。

提出一种10位50MS/s的SAR ADC，通过片上数字校准技术解决分裂电容DAC的电容失配问题，实现820µW的低功耗。该ADC无需内部时钟发生器，利用数字校准提高精度并简化设计。

本文提出了一种10位100MS/s的逐次逼近寄存器（SAR）模数转换器（ADC），采用二进制缩放的误差补偿技术，通过三个补偿电容来容忍每个位周期至少12.5%的建立误差，从而在低功耗下实现高速高精度转换。

本文实现了一种8位异步逐次逼近寄存器（SAR）模数转换器（ADC），采用90nm CMOS工艺，在10kS/s至10MS/s的采样率范围内达到30fJ/转换步的卓越能效。该设计基于电荷再分配DAC结构，解决了宽采样率范围内保持高能效的问题。

该论文提出了一款在65nm CMOS工艺下实现的40GS/s 6位ADC，旨在满足100G光传输系统中对高速、低抖动采样的需求，解决了此前ADC采样率不足和采样抖动较大的问题。

该论文提出了一种采用列并行ΔΣ ADC架构的2.1百万像素、120帧/秒CMOS图像传感器，旨在满足高密度和高速度成像需求。通过将ΔΣ ADC应用于列并行结构，实现了高速度与低功耗的平衡。

本文提出一种采用伪多采样技术的CMOS图像传感器，在1/3.2英寸光学格式下实现了8Mpixel分辨率，并将时间噪声降低至1.1e-，有效解决了传统读出电路噪声问题。

该论文提出了一种采用双全局快门像素结构的低噪声CMOS图像传感器，解决了传统5T全局快门像素中kTC噪声和暗电流大的问题，实现了2.7e-的时间噪声、99.7%的快门效率和92dB的动态范围。

本文提出了一种QVGA分辨率、143dB动态范围的异步地址事件PWM动态图像传感器，通过像素级无损视频压缩解决传统帧采样导致的数据冗余问题。该传感器采用异步事件驱动读出和脉冲宽度调制，显著降低数据带宽和功耗。

该论文提出一种用于LED空间光通信的CMOS图像传感器，实现了10Mb/s的数据传输速率和70米的通信距离。通过集成光源查找和跟踪功能，解决了移动局域通信中抗干扰和安全性问题。

本文提出了一种采用行并行嵌入式二叉搜索树和地址编码器的256×256分辨率3D测距图像传感器，实现了14k range maps/s的高速测距。针对传统飞行时间法速度不足的问题，采用光截面法实现高速高精度3D测距。

本文提出了一种基于10µm 50MHz锁相像素的80×60距离图像传感器，采用0.18µm CMOS工艺实现，解决了传统2D图像在3D场景分析中的不足，实现了高分辨率距离成像。

提出一种基于双分辨率和曝光(DRE)技术的2.2/3英寸4K2K CMOS图像传感器，通过结合运动补偿算法，解决了高灵敏度成像时出现的运动模糊和分辨率退化问题。

本文提出了一款1/2.3英寸10.3百万像素背照式CMOS图像传感器，支持50帧/秒的帧率，面向数码相机和高清摄像机应用。它通过背照式技术解决了传统前照式传感器灵敏度低、饱和信号小的问题，实现了高像素、高灵敏度、高饱和信号和低噪声。

本文提出一种毫米波片内互连解决方案，采用注入锁定技术实现低功耗、宽锁定范围的无线互连。通过2GHz载波测试，展示了-141dBc/Hz的输入相位噪声和-123dBc/Hz的输出相位噪声，以及最大160MHz的注入锁定范围。

本文设计并实现了工作在158-165GHz频段的正交发射机和接收机芯片组，采用先进的SiGe BiCMOS工艺（fT=260GHz, fMAX=380GHz），旨在支持宽带无线通信、测距和成像等新兴高频应用。

该论文在65nm CMOS工艺中实现了一个W波段发射机前端芯片，支持8GHz中频带宽和20dB镜像抑制比，适用于通信、雷达和成像等应用。

本文设计了一种90GHz载波、30GHz带宽的混合开关发射器，集成了天线，实现了35-376ps可调脉冲宽度，解决了毫米波脉冲雷达和医学成像中需要亚100ps脉冲宽度的问题。

该论文提出了一种基于注入锁定倍频器的115GHz频率发生器，采用65nm CMOS工艺实现，可覆盖13.1%的调谐范围。针对毫米波成像和光谱学等应用，解决了高频频率源在CMOS工艺中调谐范围窄的问题。

本文提出了一种基于标准65nm CMOS工艺的60GHz功率放大器，工作在1V电源电压下，实现了17.9dBm的输出功率。该设计解决了低电压下毫米波功率放大器输出功率不足的问题，适用于低功耗、高集成度的点对点多Gb/s无线通信应用。

本文提出了一款采用90nm CMOS工艺的60GHz功率放大器，通过优化输入输出匹配网络和采用短截线拓扑结构，实现了高增益和20dBm的输出功率。该设计解决了毫米波频段功率放大器在CMOS工艺中增益和效率低下的问题。

本文提出了一种采用8路合成器的53-68GHz功率放大器，在标准65nm CMOS工艺中实现了18dBm输出功率，解决了60GHz频段功率放大器的功率性能和晶体管可靠性问题。

该论文提出了一种基于SiGe BiCMOS工艺的650GHz接收机前端，用于太赫兹成像阵列。通过集成天线和低噪声检测器，解决了低成本、大规模太赫兹成像阵列的集成难题。

该论文提出了一款7Gb/s/pin的GDDR5 SDRAM，实现了2.5ns的bank-to-bank激活时间，并且消除了bank-group限制，从而提升了3D图形系统的内存性能。

该论文被作者撤回，无法提供具体内容。

本文提出了一种基于电感耦合的QDR接口，在65nm CMOS GPU和0.1µm DRAM之间实现8Tb/s的总带宽，能效为1pJ/b，面积效率为0.8mm²/Tb/s。通过正交时钟和XOR操作进行四倍数据率复用/解复用，补偿GPU与DRAM之间的晶体管性能差距，并用注入锁定VCO从数据中恢复时钟。

本文提出了一种用于偏移补偿的位线传感放大器，旨在解决低电压DRAM中因位线与字线间耦合电容等噪声导致的传感失败问题。通过该放大器，可以在低VCORE条件下实现可靠的传感操作。

该论文提出了一种用于128层NAND闪存堆叠的感应耦合穿芯片总线，通过螺旋楼梯堆叠方案替代传统阶梯式堆叠，无需间隔芯片，将总高度从6.0mm降至3.9mm，平均通信距离缩短，传输功耗降低至60%。

该论文介绍了一款采用32nm工艺的32Gb MLC NAND闪存芯片，面积仅为159mm²，并实现了200MB/s的异步DDR接口。通过引入DDR接口和工艺缩放，满足了高速数据传输和大存储容量的需求。

本文提出一款基于34nm工艺的3bit/cell 32Gb NAND闪存，实现了6MB/s的编程吞吐量，并引入动态2b/cell块配置技术以平衡密度与可靠性，解决了高密度闪存中编程速度与数据保持能力的矛盾。

该论文提出了一种在32nm CMOS工艺下实现的32Gb MLC NAND闪存，通过Vth耐久性增强方案（包括浮栅耦合取消和PV状态读取）来减少ISPP步长，从而改善编程性能。测量结果显示编程时间改善了25.4%。

本文提出一种最大化数字化的无线电接收机前端，通过减少模拟电路内容，使用数字标准单元库和RTL描述实现，解决了传统接收机中模拟电路占比高的问题。

该论文提出了一种采用65nm CMOS工艺的2.4GHz功率放大器，通过分布式LC功率合成网络和改进的线性化技术，实现了31.5dBm的输出功率。解决了CMOS工艺在低电源电压、有损衬底和低击穿电压下实现高线性度和高输出功率的难题。

本文提出了一款完全集成的2×1双频段直接变频收发机，采用双模式分数分频器和噪声整形TIA，满足移动WiMAX (IEEE 802.16e) 标准。通过优化设计，TX输出杂散低于-60dBc，在40个样本中验证了对工艺变化的鲁棒性。

该论文介绍了一款采用40nm LP CMOS工艺、面积为5mm²的多标准收发器，工作频率覆盖0.1至3GHz。通过集成可调中心频率的变压器和精细的增益控制机制，解决了宽频带多标准兼容与高性能发射的挑战。

该论文提出了一款采用65nm CMOS工艺的多标准多频段移动电视RF SoC，集成了RF调谐器和通道解码器，支持DVB-H/T、T-DMB/DAB、ISDB-T等多种标准，旨在实现低成本、小尺寸和低功耗的移动电视解决方案。

该论文提出了一款工作在1V电压下的RF SoC，集成了863-928MHz频段、400kb/s数据率的无线电收发器和32位双MAC DSP核心，专为无线传感器网络和体域网设计，旨在解决长续航和小型化集成问题。

该论文提出了一种3.5GHz宽带全数字锁相环（ADPLL），通过TDC抖动和前馈补偿技术有效抑制分数杂散，解决了宽带频率合成中杂散干扰的问题。

该论文提出了一种2.1至2.8GHz的全数字频率合成器，采用时间窗口TDC技术，在实现低相位噪声的同时降低了功耗，解决了WiFi/WiMAX等无线系统中高分辨率TDC功耗大的问题。

提出一种无校准的分数-N数字PLL，通过将时间数字转换器（TDC）嵌入VCO内部并采用失配滤波技术改善线性度，仅使用整数-N分频器即可实现分数-N功能，无需额外的校准电路。

该论文提出基于子采样相位检测的参考杂散抑制技术，在2.2GHz锁相环中实现了-80dBc的参考杂散，并支持高达1/2的环路带宽与参考频率之比。解决了传统PLL在高带宽下参考杂散恶化的问题。

该论文提出了一种3MHz带宽、3.6GHz的数字分数N锁相环，结合了4ps时间数字转换器（TDC）与数字线性化算法，以及带有失配消除算法的反馈相位插值器。解决了TDC非线性导致的杂散问题以及相位插值器失配引起的相位误差，实现了快速准确的杂散消除。

本文提出了一种无时间数字转换器（TDC）的分数-N数字锁相环（PLL），采用数字控制环形振荡器，在65nm CMOS工艺中实现了1.4ps均方根周期抖动。该设计避免了传统TDC架构的复杂性和校准需求，同时支持分数-N合成，适用于扩频时钟等应用。

本文提出了一种数字密集型、可重构的分数-N锁相环，覆盖86MHz至12GHz频率范围。通过两步背景校准实现了面积高效（0.01mm²）且能量高效（15pJ/Shot）的5ps分辨率TDC，并利用静态失配校准将DAC面积减小4倍。该PLL支持数字相位调制，环路带宽可调，在7GHz时实现了-144dBc/Hz@20MHz偏移的相位噪声。

该论文提出了一种1GHz的全数字锁相环(ADPLL)，采用子指数时间数字转换器(TDC)实现了1.25ps的最小分辨率。该TDC通过新颖的架构解决了传统Vernier延迟链在分辨率、检测范围和功耗之间的矛盾，实现了高分辨率和大检测范围。

本文提出了一种无电池热电能量收集接口电路，实现了35mV的超低启动电压，解决了热电器件在人体温差下输出电压过低无法启动系统的问题，适用于体戴式电子设备和工业传感器。

该论文提出了一种尘埃大小的无电池传感器节点，实现了纳瓦级的功率管理和振动传感，解决了环境智能应用中传感器节点微型化和免维护的难题。

本文提出了手掌大小的核磁共振（NMR）系统和单芯片NMR方案，旨在解决传统NMR设备体积庞大、沉重且昂贵的问题，使其能够应用于便携式生物传感和医疗诊断。

该论文提出了一款功耗3.9mW、集成25个电极的可重构胸部阻抗/ECG SoC，并带有体信道收发器。解决了现有可穿戴体感网络（WBSN）只能感知ECG信号且网络覆盖有限的问题，通过同时监测胸部阻抗变化（TIV）提供血流动力学信息。

该论文提出了一种用于快速点护理基因检测的多通道DNA片上系统（SoC），通过集成电化学传感阵列替代传统光学荧光标记方法，解决了传统基因检测流程繁琐、耗时且难以便携化的问题。

该论文提出了一种单电感AC-DC压电能量收集器/电池充电器集成电路，能够将微小的压电交流信号（±0.35-1.2V）转换为稳定的直流电压（2.7-4.5V）给电池充电，解决了微系统能量受限的问题，并实现了准无损的LC能量传输和低损耗整流。

该论文提出了一种用于身体区域网络的eTextiles收发器，采用远程电池供电，功耗仅110µW，数据率10Mb/s，解决了传统有线链路和无线体域网中的高功耗和干扰问题。

该论文提出了一种基于BAW（体声波）谐振器的2.4GHz准直接转换发射机，旨在解决低数据率无线传感器网络在高速率通信中的灵活性和效率问题。通过采用BAW谐振器实现频率合成和调制，该发射机在5.4dBm输出功率下仅消耗42mW功耗，实现了低功耗与高性能的平衡。

该论文报告了一种全集成电气模式锁定振荡器，利用行波振荡器激励传输线谐振器的多个频谱模式并锁定相位，产生短脉冲序列。解决了以往电气模式锁定振荡器脉宽大于2ns、重复率低于100MHz且未全集成的问题。

该论文提出了用于自由空间光学供电传感器应用的超低压电路，利用不同波长的光学源同时提供功率、时钟和数据，并通过环形谐振器等光子器件消除串扰。解决了传统传感器在低功耗和抗干扰方面的挑战，拓展了光子学在低性能传感器系统中的应用。

本文提出了一种四频段Class-39射频CMOS接收器，用于演进EDGE标准，通过集成多频段前端实现低成本、低功耗解决方案，解决了多模手机在3G/EDGE切换中的性能需求。

该论文提出了一种全数字无SAW极性发射机，在65nm CMOS上实现了0.8mm²的芯片面积，用于EDGE SoC。它解决了传统发射机中SAW滤波器带来的成本和面积问题，通过全数字架构实现了低功耗和高集成度。

该论文提出了一种三频段无SAW滤波器的WCDMA/HSPA RF CMOS收发器，集成了可直接连接电池的片上DC-DC转换器，旨在降低3G射频子系统的物料成本。通过消除外部LNA和级间SAW滤波器，实现了低成本的全双工操作。

本文提出一种采用直接正交电压调制器和高过采样数字前端的45nm WCDMA发射机，旨在消除FDD系统中TX与PA之间的SAW滤波器，同时满足严格的TX噪声地板要求（低于-156dBc/Hz），以支持WCDMA和LTE等应用。

该论文提出了一种工作在900MHz的直接ΔΣ接收机，采用65nm CMOS工艺设计，旨在解决LTE多带宽可扩展需求以及多无线电同时连接导致的强干扰环境问题。通过直接ΔΣ架构无需传统混频器，在片上实现高线性度与抗干扰能力。

该论文提出了一种基于笛卡尔环路的发射机，能够实现10MHz信号带宽，并支持片外功率放大器线性化。通过该技术，可以在不牺牲效率的情况下改善线性度，满足高PAPR信号的EVM和ACLR要求。

该论文实现了一款全集成的GPS接收机，在65nm CMOS工艺下功耗仅为23mW，通过电路设计技术有效抑制来自2G/3G发射机的强干扰，去除了传统的外部级间SAW滤波器，从而降低了系统成本和面积。

本文提出一种具有数字辅助IIP2背景自校准的低功耗低噪声直接转换前端，用于解决WCDMA等全双工标准中发射信号泄漏导致的IIP2退化问题。该设计在制造和运行条件变化下自动校准IIP2，无需牺牲面积、功耗或性能。

本文提出了一种基于硅热扩散率的片上频率参考，利用标准CMOS工艺实现，通过热扩散率的温度稳定性达到±0.1%的绝对精度，覆盖-55°C到125°C的宽温度范围，解决了传统RC或环形振荡器精度受工艺和温度影响大的问题。

该论文提出了一种用于802.11a/g WLAN接收器的5阶切比雪夫梯形压缩扩展开关电容低通滤波器，通过基于信号瞬时值的增益切换来处理高峰均功率比(PAPR)，从而在保持高动态范围的同时降低功耗。

该论文提出了一种结合斩波和相关双采样技术的微功率放大器，解决了斩波稳定技术中低频噪声残留和自动归零技术中宽带噪声混叠的问题。通过输入斩波和相关双采样的组合，有效消除了斩波纹波，实现了2µV标准偏差的失调和37nV/√Hz的输入噪声密度。

该论文提出了一种单次修调的CMOS带隙基准电压源，通过斩波和曲率校正技术最小化非PTAT误差，并用单次室温修调消除残余PTAT误差，从而在-40°C到125°C范围内实现了±0.15%的3σ精度，解决了传统多温度修调带来的成本和高复杂度问题。

本文提出了一种斩波稳定的多路径电流反馈仪表放大器（CFIA），通过连续时间纹波降低环路（RRL）消除斩波引起的纹波，实现了2µV的偏移和21nV/√Hz的噪声密度。该设计解决了传统斩波放大器需要额外滤波或自动调零的问题。

该论文提出一款在0.13µm CMOS工艺下实现的1.5V 10mW全特性立体声音频CODEC，针对低电压和低功耗需求，集成了蓝牙无线电和电源管理单元。该CODEC包含麦克风PGA、音频ΔΣ ADC和DAC、扬声器驱动器及麦克风偏置发生器，适用于蓝牙耳机和智能手机等无线设备。

该论文提出了一种采用65nm CMOS工艺的Class-G耳机驱动器，旨在平衡Class-D的高效率与Class-AB的高音频质量，同时避免开关噪声干扰射频功能。通过优化电源电压切换策略，实现了低功耗和高保真音频输出。

该论文在45nm CMOS工艺中实现了一款Class-D音频驱动器，能够驱动8Ω负载输出525mW功率，并达到了79%的效率和100dB的SNR。为了解决缺少高压晶体管、高器件噪声和漏电等挑战，采用了二阶自然采样BD双面调制（NBDD）环路。

该论文提出了一种用于幅度调制器的放大器，实现了105dB增益、500MHz带宽和0.1Ω输出阻抗，解决了混合开关幅度调制器中线性放大器带宽和输出阻抗的瓶颈问题。

本文提出了一种在45nm CMOS工艺下实现的3.2GHz采样率、800MHz带宽的高可重构模拟FIR滤波器。通过采用高速DAC和可编程二进制加权Gm级，利用深亚微米CMOS快速开关特性，解决了低电压下高性能模拟滤波的难题。

本文介绍了基于32nm高k金属栅工艺的Westmere处理器家族，作为Nehalem处理器的紧凑化设计，重点描述了6核双插槽服务器处理器和2核单插槽客户端处理器的创新与电路优化。

本文介绍了一款40nm工艺的16核128线程CMT SPARC SoC处理器（代号Rainbow Falls），通过集成16个增强的8线程SPARC核心，将片上线程数提升至前作UltraSparc T2+的两倍。该处理器在相同功耗范围内实现了更高的集成度与可扩展性，包括更大的L2缓存和更高的I/O带宽，解决了多核多线程处理器在高性能计算中的功耗与性能平衡问题。

提出了一款面向数字电视、IP网络及图像识别等应用的45nm异构多核SoC，实现了37.3 GOPS/W的高能效，解决了传统单核处理器在多媒体处理中的性能和功耗瓶颈。

本文介绍了IBM POWER7TM处理器的实现，该处理器集成了8个四线程核心、两个内存控制器和高速系统链接，采用45nm CMOS SOI工艺，拥有1.2B晶体管和567mm²的芯片面积。旨在提供高并行性和可扩展性，满足高端服务器的高性能需求。

本文介绍了一款面向数据中心市场的线速处理器SoC，采用45nm SOI工艺，集成16个核心和64个线程，主频达2.3GHz。该处理器不是网络端点，而是内联处理器，能够实时过滤或修改数据并转发，满足线速处理需求。

本文实现了一个基于32nm SOI CMOS工艺的x86-64核心，面积9.69mm²，集成超3500万晶体管（不含L2缓存），工作频率超过3GHz。该核心通过设计和电源改进，实现了2.5-25W的宽功耗范围和近零功耗门控状态，适用于移动和桌面产品。

该论文介绍了一款采用45nm CMOS工艺制造的48核IA-32消息传递处理器，支持动态电压频率调整(DVFS)。解决了众核处理器高效通信和功耗管理的问题。

本文提出了一种基于电路交换的8×8 mesh网络芯片，在45nm CMOS工艺上实现了4.1Tb/s对分带宽和560Gb/s/W能效。通过消除路由过程中的数据存储，解决了传统分组交换网络能效低的问题。

论文提出了一种集成电容式触摸屏控制器的移动显示驱动IC，解决了传统分离方案中面积大、成本高的问题。通过单芯片集成实现紧凑的系统级解决方案。

该论文提出了一种用于中型LCD的双环控制LED背光驱动芯片，通过改进的相位控制方法解决了传统升压转换器瞬态响应限制LED正向电流的问题，实现了更低的功耗和更好的调光性能。

该论文提出了一种采用电反馈补偿OLED退化的稳定RGBW AMOLED显示方案，解决了TFT阈值电压漂移和OLED老化导致的显示不均匀问题。通过集成监测线和控制器，实现了对像素老化的实时检测与补偿。

本文提出了一种电感供电的32通道无线神经记录系统级芯片，用于神经科学研究。该系统通过无线供电和数据传输，解决了传统有线神经记录设备在长期植入和动物实验中的局限性，实现了可扩展的多通道神经信号采集。

该论文提出了一种用于小动物体内实验的20µW神经记录标签，采用0.13µm CMOS工艺。通过供电电流调制模拟前端（AFE）实现低功耗放大、模数转换和短距离无线传输，解决了极小植入体无需电池的永久供电问题。

该论文提出了一款30µW的模拟信号处理器ASIC，用于生物医学信号监测，旨在解决传统系统中数字信号处理和无线传输功耗过高的问题，同时有效抑制运动伪影。通过模拟域处理，实现了低功耗的ECG信号提取。

本文提出了一款1V、22µW的32通道可植入EEG记录IC，集成了放大、滤波和10位ADC，用于颅内脑电图监测。解决了多通道、低功耗植入式传感器接口的挑战，适用于癫痫手术前的颅内EEG记录及其他植入式应用。

提出一种时序控制的AC-DC转换器，用于生物医学植入物的无线供电，通过时序控制优化整流过程，解决传统线性稳压器效率低的问题，实现高效电压转换。

该论文提出了一种基于CMOS工艺的电化学阻抗谱生物传感器阵列，用于无标记生物分子检测。它通过集成传感器阵列和读出电路，解决了传统生物传感器信噪比低和检测动态范围受限的问题。

该论文首次在玻璃衬底上使用互补有机薄膜晶体管实现了3V供电的6位逐次逼近ADC，解决了有机电子领域缺乏数据转换器的问题，并应对了OTFT工艺变化大的挑战。

提出一种全耗尽极薄SOI (ETSOI) MOSFET技术，用于20nm及以下低功耗工艺。通过控制沟道厚度来抑制短沟道效应，无需传统缩放方法，同时降低泄漏电流并提高抗随机掺杂波动能力。

该论文提出了一种在柔性塑料基底上实现的有机一阶连续时间ΔΣ模数转换器（ADC），解决了有机电子技术在模拟电路中的应用难题，展示了低成本、柔性电子系统的可行性。

提出了一种用户可定制逻辑纸（UCLP），采用有机Sea-of-Transmission-Gates（SOTG）架构和喷墨打印互连技术，旨在实现可印刷的大面积有机集成电路，用户可轻松定制电路功能，适用于教育等场景。

该论文提出使用双栅技术实现有机电子中的稳健数字电路设计，通过优化二极管负载拓扑实现了2.27µs的级延迟，解决了有机电子中寄生电容导致的性能下降问题。

该论文提出了一种基于有机薄膜晶体管（OTFT）的集成电路阵列，用于柔性大面积温度传感。利用OTFT的柔性和可大面积制备特性，解决了传统硅基温度传感器无法弯曲和覆盖大面积的局限。

本文提出了一种基于电容耦合的非接触探测电路，用于膜基晶圆级同时测试（WLST），解决了传统探针卡需要数十万根探针导致接触力过大的问题。通过非接触方式实现晶圆上所有芯片的同时测试和老化，降低了已知良好芯片（KGD）的获取成本。

本文提出一种晶圆级异构技术集成方法，用于实现灵活的伪系统级芯片（Pseudo-SoC），解决了MEMS与标准CMOS工艺不兼容时难以实现高密度集成的问题。该方法通过晶圆级工艺整合不同技术，达到与单片集成SoC相当的集成密度。

本文分析了低成本3D TSV（硅通孔）集成电路的设计问题和考虑因素，探讨了TSV技术中的热管理、机械应力、电性能等关键挑战，并提出了相应的解决方案。

该论文展示了集成微机电开关电路在VLSI应用中的可行性，通过构建环形振荡器验证了机械开关的延迟特性，解决了传统CMOS在极端环境下功耗和可靠性的问题。

本文提出了一种采用65nm CMOS工艺的时钟前向接收器，实现了6.8mW功耗和7.4Gb/s的数据速率。该接收器具有高达300MHz的抖动跟踪能力，解决了多链路接口中时钟抖动与数据相关的问题。

本文提出一种低功耗紧凑型差分源同步接收器PHY，包含22个数据通道和1个时钟通道，支持多种高速串行链路标准（4.8-6.4Gb/s），通过可选的清洗PLL降低抖动，解决了多通道源同步接收中的功耗和性能问题。

该论文提出了一种在90nm CMOS工艺下实现的16Gb/s高速有线收发器，采用首抽头前馈均衡（FFE）和三抽头决策反馈均衡（DFE）架构，旨在消除高速芯片间通信中的码间干扰（ISI）。通过解决环路展开方法在16Gb/s信号均衡中面临的额外组件问题，实现了高速多抽头DFE的设计。

本文提出了一种12Gb/s、可恢复39dB信道损耗的无时钟DFE接收器，采用双向均衡技术来解决高速背板通信中的码间干扰问题。该设计通过无时钟架构和双向均衡，简化了时序恢复并提高了均衡效果。

该论文提出了一种基于分数采样率ADC的时钟数据恢复(CDR)架构，采用前馈结构替代传统的反馈相位跟踪环路，从而消除了压控振荡器或相位插值器等模拟电路，实现了全数字化的CDR设计。该方案在65nm CMOS工艺中实现，解决了模拟电路带来的设计复杂度和功耗问题。

本文提出了一款基于ADC的5Gb/s收发器，采用前馈时钟数据恢复(CDR)和恒模算法(CMA)自适应均衡器，在65nm CMOS工艺中实现，旨在满足消费市场对高带宽和鲁棒性能的需求。

本文提出了一种在90nm CMOS工艺下实现的20Gb/s、40mW均衡器，旨在解决高速串行链路中FR4印制电路板带来的信号损耗问题。该均衡器通过低功耗设计实现了高数据率的均衡，降低了芯片引脚数和PCB布线复杂度。

该论文提出了一种针对80核处理器的片内变化感知动态电压频率缩放核心映射和线程跳跃技术，解决了多核处理器中由于工艺变化导致的性能和功耗不均问题。通过动态调整核心映射和线程分配，实现了更高的能效和性能一致性。

本文提出一种精确跟踪的NBTI退化监测器，能够独立于NBTI恢复效应对延迟退化进行快速测量，解决了传统监测器因恢复效应导致测量不准的问题。

该论文提出了一种使用零相位时钟缓冲器延迟锁定环（DLL）的低偏斜时钟分布方案，解决了传统H-tree时钟分布网络中因导线和缓冲器不匹配引起的时钟偏斜问题。通过采用DLL替代PLL，实现了多个时钟端点之间的低偏斜同步。

该论文详细介绍了POWER7微处理器中时钟存储元件(CSE)及本地时钟电路的设计，解决了在45nm SOI工艺下高性能微处理器中时钟分配与存储元件的时序、功耗和可靠性问题。

本文介绍了一款用于45nm 8核企业级Xeon处理器的片上环形互连架构，实现了1.2 TB/s的高带宽和低延迟共享L3缓存访问，同时兼顾设计模块化、低功耗和低面积开销。

该论文提出了一种采用自适应预加重技术的片上信令方案，旨在解决高性能VLSI系统中互连线的延迟、带宽和能量挑战。通过减少中继器数量并优化信令效率，实现了高带宽和低能耗的片上通信。

本文提出一种基于微控制器的PVT（工艺、电压、温度）控制系统，用于65nm工艺的72Mb同步SRAM。通过将芯片分为四个独立电源域（存储核心、外围逻辑、模拟电路和I/O），利用片上微控制器实时监测并调整各域供电，有效应对工艺变化带来的工作裕度、漏电和速度问题，提升SRAM的可靠性和良率。

该论文提出了一种鲁棒的低电压高灵敏度传感器，用于准确表征随机工艺变化（如阈值电压波动），解决了传统方法需要大量数据分析或只能测量两个器件失配的局限性。该传感器基于数字阵列结构，能够提供更丰富的统计信息，适用于SRAM、灵敏放大器等关键晶体管的匹配优化。

该论文提出了一种用于高性能处理器的原位延迟松弛监测器，采用全数字自校准的5ps分辨率时间数字转换器，直接测量路径时序裕量以应对工艺、电压和温度变化。相比传统增加裕量的方法或复杂的纠错方案，该设计以最小侵入性实现了高精度监测，有助于动态调整时序、提升性能并降低功耗。

本文提出一种通过原位退化感知实现早期检测氧化物击穿的方法，用于动态监控芯片的可靠性。该方法允许减少不必要的保守电压裕度，从而提升性能，并针对缺陷芯片通过降低供电电压和限制峰值温度延长其寿命。

提出一种用于NAND闪存堆栈的2Gbps 15pJ/bit电感耦合可编程总线，显著降低SSD功耗和面积。

8Gb 3D DDR3 DRAM采用TSV技术，提升性能和能效。

展示了一种采用130nm工艺的16GB/s DDR2 128Mb链式FeRAM，具有可扩展的八位线和感应方案。

一篇关于1 GHz数字通道复用器的IEEE JSSC论文，用于卫星户外单元，采用65 nm CMOS技术。

一款2014年推出的实时多目标识别处理器，采用生物启发式神经网络和模糊逻辑电路，实现高效能低功耗的多目标识别。

一款支持3D和QFHD电视应用的212M像素/s多视点视频编码芯片

一款45纳米工艺的可重构双电源4路SIMD向量处理器，支持超低电压运行，峰值能效达494GOPS/W。

一款支持全高清视频编解码的低功耗移动应用处理器

32纳米高k金属栅CMOS中的40 GHz 291 Mb电压可扩展SRAM设计

45纳米工艺的8核Xeon处理器，具有24MB共享L3缓存和低功耗设计。

提出一种自配置可穿戴体域网控制器和高效无线供电传感器，用于连续健康监测。

本文介绍了一种75nm工艺的7 Gb/s/pin 1 Gb GDDR5图形内存设备，通过多种电路设计优化技术提升带宽。

基于体声波谐振器的低功耗FSK收发器，用于轮胎压力监测系统。

通过三维封装技术实现的动态可重构内存芯片，优化SoC内存使用效率。

基于自旋电子效应的GHz射频振荡器，具有高紧凑性和可调谐性。

一种用于昆虫运动控制的脉冲超宽带接收器SoC，实现低功耗无线飞行控制系统

一款130纳米CMOS工艺的全集成超宽带脉冲无线电接收器，具有108 pJ/脉冲的高能效。

提出一种高效压电能量收集接口电路，采用偏置翻转技术提升能量提取能力

本文提出了一种基于芯片集成微燃料电池的稳定电源系统，最大输出功率450μW/cm²，平均功耗620nW。

无摘要提供，无法生成概要。

2009年ISSCC会议精选论文特刊，聚焦高性能数字电路与处理器技术

该期刊收录了2009年国际固态电路会议的高性能数字和低功耗数字处理器相关论文。

本文提出近远期两种光互连方案，分别基于封装架构和单片光子CMOS架构，实现高效能光I/O。

提出一种开关电容电流均衡器，用于保护加密系统免受侧信道攻击。

基于硅谐振器的超低功耗实时时钟，频率精度达10 ppm。

开发了一种可拉伸的电磁干扰测量片，用于检测电子设备表面的EMI分布。

一种BiCMOS静电能量收集系统IC，可从环境振动中收集能量为微系统供电。

一款用于超宽带系统的250 MHz模拟基带链，具有高增益、低噪声和宽动态范围。

采用SiGe BiCMOS技术实现40 Gs/s时间交织ADC，具备开环可扩展架构。

一款支持8x8 MIMO通信的748mW软输出检测器IC，具有高解码效率和低功耗特性。

一款低功耗、低成本的集成60GHz收发器系统，采用OOK调制技术。

0.13微米CMOS工艺实现数字近端串扰消除与模拟均衡器合并设计，支持5Gb/s数据传输。

一款采用BiCMOS技术的23-32 GHz宽带低噪声放大器，具有低功耗和宽带宽特性。

提出一种全数字锁相环(ADPLL)，采用时间间隔信号处理，具有PVT稳定性。

本文介绍了一种低功耗、超高速、高分辨率的11位相位和10位振幅SiGe DDS MMIC。

一种采用两步稳定技术的10位流水线ADC，结合电荷泵和放大器反馈，提高转换效率。

提出一种无输出电容的低压差稳压器，采用直接电压尖峰检测电路提升瞬态响应。

提出一种基于衰减预失真线性化技术的CMOS OTA设计，通过数字校正实现高频线性度提升

论文作者对未引用前人工作表示道歉，并承认其5Gb/s/pin收发器的串扰抑制方案灵感来源于前人研究。

对GSM/EDGE应用的基带和音频混合信号前端IC论文中公式(6)和(7)的更正。

无摘要

无摘要信息，无法提供概要

提出动态象限交换方案，降低DQPSK接收机I/Q路径失配引起的串扰。

探索异步设计技术在亚阈值操作中的能效优化

2010年2月IEEE JSSC期刊收录多篇低功耗、高频集成电路设计论文。

提出基于LMS算法的连续时间级联ΔΣ调制器噪声泄漏校准方法。

IEEE JSSC期刊宣布Lucien Breems博士加入编辑委员会，他在sigma delta数据转换器领域有广泛专长。

通过电容驱动和电阻负载实现高效能千兆位片上通信。

提出一种90纳米CMOS工艺下的软件辅助数字射频处理器(DRP)，用于单芯片GSM无线电。

基于CMOS技术的高密度微电极阵列，用于神经元双向通信。

本文提出了一种使用无冲突交织器和并行架构的Turbo解码器，提高了解码效率和速度。

90纳米CMOS工艺下实现510Gbps、70mW的突发模式AC耦合接收器

采用部分正反馈拓扑的循环ADC，在90nm CMOS工艺下实现50MS/s和50.5dB SNDR。

设计了一种0.55-0.65V超低压双模接收器，适用于2.4GHz ISM频段，兼容蓝牙和ZigBee标准。

提出一种异构3D媒体处理器，支持所有3D显示应用，功耗最低15mW，性能提升显著。

12位50MS/s CMOS Nyquist ADC，采用全差分Class-AB开关运放，实现低功耗。

一款在1V电源下效率超过10%的60GHz CMOS功率放大器

一款10 GHz全数字频率合成器，采用动态重构数字环路滤波器，实现快速锁定与低噪声。

本文提出了一种紧凑型0.18微米CMOS宽带增益平坦低噪声放大器。

一款采用0.13μm CMOS工艺的低功耗GPS接收机，具有电流复用技术和连续时间ΣΔ ADC设计。

提出一种低功耗、可靠且可重构的UHF RFID标签时钟恢复电路。

本文提出了一种基于逐次逼近算法的时间域温度传感器，采用曲率补偿技术实现高精度测温。

本文研究数字电路中空间变化的全数字测量方法，提出了一种90纳米CMOS工艺下的测试芯片设计。

65nm CMOS工艺下实现的7抽头40Gb/s前馈均衡器，功耗80mW。

65nm CMOS工艺下实现超低能耗的多标准JPEG协处理器设计

无摘要提供，无法生成概要

提出一种采用前馈纹波消除技术的高PSR低压差稳压器。

该期刊包含多篇关于CMOS技术的论文，涵盖低功耗、宽频带、高PSR等研究方向。

差分放大器共模抑制校准方法及自动增益控制电路专利分析

本文介绍了一种基于电荷恢复逻辑的FIR滤波器芯片，能在亚阈值电压下实现MHz级时钟频率。

采用电感耦合技术实现处理器与多层SRAM的三维系统集成。

2010年IEEE JSSC特刊聚焦高性能模数转换器与能量收集技术

开发了一种27Mbps、3mW的无ADC/FFT频分复用接收器，支持能量回收。

研究了一种0.5V超低功耗CMOS图像传感器，采用脉宽调制读出技术，适用于视网膜假体等应用。

本文提出了一种基于注入锁定环形振荡器的四通道6.4-7.2 Gb/s串行链路接收器，具有高能效和宽调谐范围。

提出一种低功耗10位50MS/s SAR ADC，采用单调电容切换程序。

提出了一种12位Vernier环形时间数字转换器，用于数字锁相环，具有8ps时间分辨率和低功耗。

一种20mV输入升压转换器，采用高效数字控制技术，适用于热电能量收集。

一款21Gb/s、87mW的收发器，采用65nm CMOS工艺，结合模拟和反馈均衡器。

基于堆栈电容和环绕栅垂直通道晶体管的4F²/50DRAM实现高性能与可制造性

一款32Mb自旋转移矩RAM芯片，采用2T1R存储单元和局部双向写入驱动器，实现高速读写。

本文提出了一种4.3 GB/s的移动内存接口，通过快速低功耗状态转换实现高效带宽调节。

介绍了一种32纳米高k金属栅CMOS中的4kb高密度PROM阵列，采用金属熔丝技术。

90纳米CMOS工艺实现的77GHz FMCW雷达收发器，具有高线性调频信号生成技术。

一款采用背景自校准技术的6位2.7 GS/s ADC，通过级联校准折叠插值架构降低功耗50%

提出一种新型单运放谐振器结构的第五阶连续时间ΔΣ调制器，显著降低功耗。

设计了一种紧凑、低功耗且容忍全局失配的0.8-6 GHz分数N锁相环，用于多频带通信。

一款低功耗SoC，集成EEG采集和特征提取，用于癫痫患者持续监测。

本文提出了一种用于GHz时钟生成的数字锁相环（DPLL），采用带宽跟踪技术实现稳定操作。

提出一种全集成硅里程计，用于高频率分辨率下分别监测HCI、BTI和TDDB老化效应。

设计了一种适用于10GBASE-T以太网的高效LDPC解码器，降低错误率并优化架构。

设计了一种混合型ΔΣ/流水线ADC，结合噪声整形与分布式量化，降低功耗并提高分辨率。

无摘要提供，无法生成概要。

无摘要信息

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2009年VLSI电路研讨会精选论文介绍

32nm工艺下多相1GHz电压倍增电荷泵，满足逻辑块低电流Vmin需求。

首款超GHz输出频率带直接数字调制功能的24位5.0GHz直接数字合成器RFIC

本文介绍了一种65nm CMOS工艺下的10位逐次逼近ADC，采用电荷重分配DAC和动态两级比较器，实现低功耗。

65nm CMOS工艺下实现的全数字扩频时钟发生器，最高频率1.27GHz，电磁干扰峰值降低20.5dB。

一款应用于低噪声谐波抑制的300-800 MHz可调谐滤波器与线性化LNA设计

提出一种新型ADDLL设计，用于SoC时钟同步，具有快速锁定、高占空比失真容忍和低功耗特性。

提出一种基于电容电荷泵的低功耗流水线ADC，无需高功耗运放即可实现高线性度。

提出一种低THD、低功耗、高输出摆幅的时间模式可调谐振荡器设计方法。

提出一种基于反馈平移环的干扰消除电路，用于无线接收机中的阻塞信号抑制。

本文提出了一种适用于非晶硅薄膜晶体管技术的运算放大器电路拓扑，并应用于4位数字模拟转换器。

提出一种电容传感电路技术，改善指纹传感器在干燥手指条件下的图像质量。

无摘要提供，无法生成概要

研究45nm CMOS器件衬底接触形状和布局对射频特性的影响。

2009年IEEE射频集成电路研讨会精选论文，展示高性能RFIC设计趋势。

该期刊包含多篇关于高速、高精度ADC和低功耗电路设计的论文。

65nm CMOS工艺集成巴伦的双频段线性化功率放大器，适用于802.11n MIMO WLAN应用。

该论文集合涵盖了多种射频集成电路设计，包括直接数字合成器、线性化功率放大器和低噪声接收器等。

展示了一种130nm CMOS工艺下的16.8GHz E类功率放大器，采用多级调制和负电阻增强技术。

提出基于SASP的全软件无线电接收机，采用65nm CMOS工艺实现0-5GHz信号处理。

一款采用无参考技术的10位100MS/s SAR ADC，实现高速低功耗。

一篇关于在65纳米CMOS工艺中实现5Gbs ADC-Based Feed-Forward CDR的论文

设计用于10Gbps串行链路的ADC前端，带数字校准功能

提出一种差分数据感知供电的D50AP 8T SRAM单元，解决传统8T和6T单元在写入和半选访问中的稳定性问题。

提出一种动态相位误差补偿技术，用于快速锁相的PLL设计。

一种用于生物传感器的高分辨率低功耗增量ADC，结合扩展计数技术提升性能。

一种采用二次校正技术的低电压能量采样IR-UWB数字基带设计

一款灵活可调的低功耗连续时间ΔΣ调制器，支持多模式高动态范围转换。

一款六阶200 MHz中频带通Σ-Δ调制器，10 MHz带宽下峰值SNDR达68.4 dB。

一种基于亚阈值MOS串联的嵌入式CMOS温度传感器，用于RFID食品监测，功耗极低。

一种针对RC主导通道的高能效均衡收发器设计

该论文更正了关于分数-N合成器的两个错误报告

提出64位加法器的高能效设计方法，性能提升20%，能耗降低4.5倍。

该期刊包含多篇关于高性能ADC、Sigma-Delta调制器、锁相环和CMOS振荡器的论文。

多速率级联离散时间低通16调制器实现多标准通信，功耗降低35%

该专利提出了一种高效的数据压缩技术，适用于IEEE 802.11标准的无线设备。

一种基于相关性的飞行时间深度传感器，能在150 klx环境光下自主工作。

65nm CMOS工艺下设计的GSM标准本地振荡器，面积0.06mm²，功耗11mW。

提出一种用于实时物体识别处理器的118.4 GB/s多播网络芯片(MC-NoC)，采用分层星环结合拓扑结构降低延迟和能耗。

一款134像素CMOS传感器，结合飞行时间和光学三角测量技术，用于三维测量。

一款适用于无线传感器节点的200μA占空比PLL设计

提出一种基于标准单元设计的时间交织流水线高速数字调制器技术，显著降低设计复杂度并提升市场响应速度。

使用互补有机薄膜晶体管设计的3V 6位DAC，采用C-2C结构降低电容需求

65nm CMOS工艺下实现的60 GHz功率放大器，具有高饱和功率和峰值效率。

一款符合中国标准的单芯片CMOS UHF RFID读写器收发机，具有高线性度和低噪声特性。

一款基于0.18μm SiGe BiCMOS工艺的111 Gbps模拟PRML接收器，用于光纤色散补偿。

提出一种使用非线性栅极氧化物电容的闭环D类放大器，提升面积效率且不影响THD性能。

本文介绍了一种用于RFID定位系统的集成能量供应和检测电路，包括超低功耗电压检测和输入功率下降检测电路。

本期IEEE JSSC特刊精选了2009年第35届欧洲固态电路会议（ESSCIRC）的论文，涵盖RF、模拟和数字电路领域。

IEEE JSSC 2010年7月特刊聚焦ESSCIRC 2009会议，涵盖RFID、60 GHz功放、GSM振荡器等多项前沿电路设计。

通过辅助运放技术降低连续时间Delta-Sigma调制器的功耗

基于类CDMA串扰消除技术的四线高速IO链路，实现38Gbps传输

IEEE JSSC 2010年8月特刊聚焦定制集成电路会议论文，涵盖高效能音频驱动、PWM调制器、降压转换器等创新设计。

本文提出一种高效Class-D扬声器驱动，采用四阶PWM调制，实现120 dB动态范围和88%能效。

采用异步处理的1 GS/s 6位67 mW逐次逼近ADC

本文介绍了一种用于2.4GHz ISM频段的低功耗全数字锁相环。

本文提出了一种基于5位逐次逼近量化器的多位连续时间ΔΣ调制器，旨在降低量化器功耗和面积。

提出一种基于导频的时钟数据恢复技术，用于高速串行链路，具有低抖动和小面积优势。

一款异构可重构数字信号处理器SoC，集成FPGA、可配置处理器和粗粒度可重构阵列，通过ARM处理器管理复杂信号处理应用。

90纳米CMOS工艺实现的毫米波能量收集RFID标签，无需电池和外接组件。

提出一种用于CMOS SAW-Less CDMA接收机的主动发射泄漏抑制技术

提出一种全数字电路用于测量PLL响应，支持晶圆级测试和特性分析。

提出了一种新型Pseudo-Type III补偿的单片PWM降压转换器，具有快速负载瞬态响应和低功耗特性。

提出自动校正反馈技术抑制斩波放大器纹波。

本文介绍了一种新型CMOS低噪声放大器拓扑结构，适用于50 MHz至10 GHz范围，并提出了多十年载波生成技术。

该论文修正了原论文中图11的错误，展示了噪声耦合调制器的SC电路实现。

提出两种连续时间输入流水线ADC架构，克服传统开关电容架构的挑战。

无摘要信息

无摘要提供，无法生成概要

采用0.13μm CMOS工艺的3.5GHz高效射频发射器，集成23dBm Class-B功放和数字均衡技术。

本文提出两种基于注入锁定技术的CMOS倍频器，分别适用于Ku波段和F波段应用。

IEEE JSSC特刊收录2009年CICC会议的19篇论文，涵盖混合信号、RF、数字IC设计等领域。

新任主编对IEEE JSSC期刊的卓越声誉表示感谢，并承诺继续推动期刊发展

IEEE JSSC期刊主编卸任感言，感谢团队与支持者。

探讨CMOS集成电路在太赫兹频段的进展与挑战

提出N-push操作结合VCO和分频器功能，实现毫米波频率范围更宽调谐。

提出一种二维游标算法的时间数字转换器，减少延迟线长度并提高效率。

90纳米CMOS工艺中实现的高稳定性、快速瞬态响应的无输出电容LDO。

介绍了一种用于毫米波应用的0.13μm SiGe BiCMOS技术，具有高速HBT和高电压HBT集成。

本文提出了一种基于混合设计的低功耗直接数字频率合成器，最大工作频率为1.3 GHz。

一款采用七相400MHz时钟方案的5阶连续时间低通Σ-Δ调制器，具有25MHz带宽和67.7dB峰值SNDR。

一款采用90纳米CMOS工艺的低功耗60GHz OOK接收器，集成了片上天线，实现了高灵敏度和低功耗。

65nm CMOS工艺下集成LNA和PA的60GHz移相器设计，用于相控阵系统。

一款用于闭环神经刺激的64通道可编程芯片，支持8通道神经信号放大与处理。

提出一种基于脉冲位置调制的紧凑型低功耗9位ADC架构，采用90纳米CMOS工艺实现。

提出一种基于浮栅晶体管的现场可编程模拟阵列，具有高性能和集成度。

一种具有推挽瞬态电流前馈功能的高速电流模式数据驱动器，提升数据电流驱动能力。

采用多电压供电的低功耗高速CMOS/SIMOX SRAM设计

介绍了一种基于SiGe技术的122GHz亚谐波接收机设计。

一种用于经皮电力传输的自适应可重构2/3开关电容电荷泵，通过动态死区时间控制和最小电容选择策略提高效率。

一款集成多频段频率合成器，适用于软件定义无线电应用。

本文介绍了一种集成256通道视网膜假体电路，采用双频遥测技术实现高效能量传输与高速数据传输。

本文介绍了一种在标准CMOS工艺中集成的ISFETs仪器系统，采用全局负电流反馈技术计算CMOS ISFETs的平均阈值电压。

一种用于无线传感器网络的超低功耗BFSK调制接收器，采用0.18微米CMOS工艺，功耗仅215微瓦。

提出一种X波段无变容管正交电流控制振荡器，覆盖8.7-13.8 GHz频段

提出一种新型管道滤波器，通过带内噪声整形技术实现WCDMA应用中的低噪声和高线性度

提出一种适用于软件定义无线电的离散时间混频接收器架构，实现宽带正交解调和谐波抑制。

提出一种无源CMOS分布式参数振荡器，实现低相位噪声的20GHz分频器。

本文讨论了在0.18微米CMOS技术中单片集成的两种天线，用于无线供电和超宽带传输。

2009年IEEE化合物半导体集成电路研讨会综述，涵盖毫米波电路、GaN可靠性等热点话题。

本文介绍了第23届Bipolar/BiCMOS电路与技术会议的特刊，包含五篇精选论文。

介绍了两款用于ZigBee的低功耗紧凑型正交接收器，通过电流复用和振荡器共享降低功耗和面积。

该期刊包含多篇关于高频集成电路设计的论文，涵盖接收器、收发器、开关等主题。

该论文探讨了混合信号技术中参数失配的系统性和随机性影响及其表征方法。

IEEE JSSC 2010年9月刊聚焦高频技术与软件定义无线电应用。

本文提出了一种利用子采样相位检测器和振幅控制电荷泵的PLL参考杂散抑制技术。

无摘要信息，无法提供概要

提出一种用于生物信号采集的低功耗可寻址Gen2传感器标签。

使用0.25微米InP DHBT工艺设计的200 GHz静态分频器

本文介绍了一种基于140 GHz大气窗口的异质接收器芯片组，用于毫米波成像应用。

提出一种结合乒乓自归零和斩波技术的高精度电流反馈仪表放大器，有效消除偏移和低频噪声。

40纳米数字CMOS工艺下实现的26mW 6位22GS/s全动态流水线ADC

一款65nm CMOS工艺的双模SFI5.2兼容SerDes芯片组，功耗3W，支持40Gb/s光收发器。

一款适用于软件定义无线电的86 MHz-12 GHz数字密集型PLL频率合成器，具有6 fJ/步高效TDC。

提出一种充电加速技术CAT，提升级联Class-E CMOS功放的效率。

提出一种用于超再生接收器的Delta-Sigma脉宽数字化技术，支持2-ASK/4-ASK调制，显著降低量化误差。

一种四通道时间交织ADC，采用数字校准技术，提升信号质量。

提出一种基于InGaP/GaAs HBT技术的高线性两阶段放大器IC，采用预失真方法优化线性度。

90纳米CMOS工艺实现的50-70 GHz超低损耗SPDT开关，插入损耗最低1.5 dB。

提出一种利用位线电荷回收的低功耗SRAM，显著降低读写功耗。

基于多级注入锁定环形振荡器的低相位噪声多相LO生成器，用于宽带解调器。

一篇关于65纳米CMOS工艺中实现的W波段被动成像接收器的IEEE JSSC论文。

一款采用130nm SiGe BiCMOS工艺的18Gbps直接QPSK调制收发器

提出一种用于晶圆级测试的小型电感耦合直流电压收发器，可降低低成本IC的总成本18%。

研究时钟抖动通过补偿效应提升时序裕度，并提出新型相移时钟缓冲器设计。

对两篇JSSC论文中的错误进行更正说明

无摘要提供，无法生成概要。

无摘要信息

本文提出了一种动态Vpass控制方案和优化的擦除阈值控制，以提高40nm以下MLC NAND闪存的编程抑制和降低编程干扰。

提出一种采用批量写入算法和非易失性页缓冲器的铁电NAND闪存，以提升企业级SSD的随机写入性能。

本文提出了一种基于脉冲负载调制（PLM）的高效WCDMA功率放大器，显著提升了功率效率。

2009年IEEE化合物半导体集成电路研讨会综述，涵盖毫米波电路、GaN可靠性等热点话题。

本文介绍了用于射电天文应用的70 nm GaAs mHEMT技术低噪声放大器设计。

提出动态分割源线方案解决NAND-ROM的代码依赖性噪声问题，提升低电压下的读取性能。

开发了一种新型低功耗高速千兆位DRAM阵列预放大器，显著提升读写速度并降低功耗。

提出一种用于时钟同步的50250 MHz 16DLL，简化架构并提升抖动性能。

65nm CMOS技术实现的25Gbps接收器，支持100Gb以太网。

提出一种0.3-1.4 GHz全数字锁相环，采用自适应环路增益控制器减少抖动。

一种无线供电的贴片式健康传感器IC，用于可穿戴体域网连续监测生命体征。

一种基于RF采样和电荷域离散时间信号处理的高灵活性SDR接收器

提出一种基于子扇区波束控制技术的紧凑低功耗25GHz相控阵接收器。

本文提出了一种用于DVB-S2系统的软BCH解码器芯片，通过处理最不可靠位降低复杂度并保持纠错性能。

一款用于连续实时健康监测的低功耗无线传感器节点SoC

采用90nm CMOS工艺的10位100MS/s两步式ADC，功耗6mW，采用开环放大器和数字校准技术。

提出了一种用于UWB系统的高效SoC集成电源管理模块，具有DVS功能和低电压PWM控制器。

90纳米CMOS工艺下实现四通道波束成形下变频器，采用相位过采样技术提升线性度和分辨率。

提出一种低能耗电感耦合收发器，用于移动设备厘米范围多媒体数据传输。

提出一种90纳米低功耗快速瞬态低压差稳压器，采用多小增益级提升性能。

一种采用预测延迟调整方案的低功耗宽范围时钟同步器

提出一种利用热载流子注入技术调整感测放大器偏移电压的低电压SRAM方案，提升读取速度和稳定性。

提出一种采用啁啾脉冲调制的超宽带收发器，适用于低数据率通信。

提出一种使用DDS-DAC减少宽带分数频率合成器量化误差的方法。

一款符合EPC Gen-2标准的无源UHF RFID标签芯片，集成温度传感器和双路径时钟发生器

提出一种基于低失真跨导器的IF带通滤波器，通过并行差分结构抵消非线性，实现高线性度和平坦频率响应。

一种用于双电源的动态电压频率调节系统的快速输出电压转换线性稳压器

提出一种无电容的电源轨ESD钳位电路设计，具有可调保持电压，显著减少布局面积并提高抗干扰能力。

无摘要

无法提供概要，因无摘要信息。

无摘要信息

2009年亚洲固态电路会议精选论文，聚焦绿色电路与可持续社会

该期刊包含多篇关于CMOS技术、ADC、电源管理和射频电路的前沿研究论文。

该论文涉及两项专利：电源电压选择器和冲击消除系统。

提出适用于旋转行波振荡器的相位误差校准技术，通过非均匀电容补偿物理不对称性。

一款用于多媒体内容分析的机器学习SoC，采用双流处理器架构实现Tera级性能。

提出基于TSPC逻辑的新型分频器设计，实现速度与功耗的优化平衡。

2010年IEEE JSSC期刊索引，涵盖2010年发表的所有技术文章及相关内容。

45nm CMOS工艺下实现的低功耗高密度并行芯片间接口

一款适用于软件定义无线电平台的5mm² 40nm LP CMOS收发器

本文介绍了一种宽信号带宽的笛卡尔环路发射器，用于外置PA线性化。

65nm CMOS工艺下实现的NPN温度传感器，精度达±0.2°C。

基于65nm CMOS工艺的12.3mW 12.5Gb/s完整收发器设计

一款16位100至160 MS/s SiGe BiCMOS流水线ADC，具有100 dBFS SFDR。

一款16位250MS/s的IF采样流水线ADC，采用新型线性化技术和背景校准技术。

一篇关于采用自适应分辨率TDC的全数字PLL设计的IEEE JSSC论文。

一款采用时间窗口TDC技术的低相位噪声全数字锁相环频率合成器

本文提出了一种通过TDC抖动抑制分数杂散的全数字锁相环设计。

本文介绍了一种低功耗源同步链路接收器宏的设计，支持3.2-6.4 Gb/s的数据速率。

65nm CMOS工艺实现的60GHz波段2×2相控阵发射机，支持二维波束成形。

介绍了一种用于LTE或WiMax的900MHz直接ΔΣ接收机架构，采用65nm CMOS工艺。

本文介绍了一种用于医疗成像的90 GHz混合开关脉冲发射器，采用0.13微米SiGe BiCMOS工艺，实现了超短可编程脉冲。

提出一种基于变压器的高阶输出匹配网络，用于宽带功率放大器设计。

一种无需校准的800MHz分数-N数字锁相环，内置时间数字转换器。

65nm CMOS工艺的G类耳机放大器，采用开关电流注入技术实现高效低失真。

一款基于65nm CMOS工艺的全集成77GHz FMCW雷达收发器，用于汽车应用，最大探测距离106米。

本文提出了一种全集成开关电容降压DC-DC转换器，采用数字电容调制技术，在45nm CMOS工艺中实现高效能转换。

一款基于SiGe BiCMOS工艺的60GHz全集成16单元相控阵发射器

65nm CMOS工艺的全集成双频段移动WiMAX收发器，采用新型分数分频器和噪声整形TIA。

该论文提出了一种基于开关电阻的低面积分数-N合成器，用于MEMS振荡器，具有温度补偿功能。

提出了一种低功耗无杂散精密放大器，采用输入斩波和相关双采样技术。

一种基于40nm CMOS工艺的毫米波内部互连解决方案，实现11Gb/s高速数据传输。

一种主要基于数字电路的可重构连续时间ΔΣ调制器ADC

一种具有可编程RF带通滤波器和复杂阻抗匹配的软件定义无线电接收器

基于硅热扩散率的CMOS频率参考设计，实现高精度和温度稳定性

提出一种用于射频功率放大器的双相切换混合供电调制器，提升效率和带宽。

本文介绍了一种用于数字X射线成像系统的18位125 MS/s ADC，具有93 dB SNR。

一款用于短距离光通信的8.5Gb/s单片光电集成接收器芯片，采用0.13μm CMOS工艺实现。

提出一种无需抖动即可实现150Hz最小频率量化步长的数字控制振荡器（DCO）。

2010年IEEE国际固态电路会议特刊，涵盖CMOS技术中的频率参考、放大器、调制器等创新设计。

提出Split-CLS技术，结合ZCBC和双级联望远镜运放，实现高性能ADC设计。

无摘要信息，无法提供概要。

2010年IEEE固态电路会议精选论文，涵盖模拟、数据转换、RF等领域的最新成果。

IEEE JSSC期刊欢迎新任副编辑，介绍其专业背景与贡献。