2011

本文探讨了通过可植入系统集成实现与人体新接口的技术，介绍了传感器、信号处理、驱动和通信能力在医疗保健中的应用，特别是植入式设备行业的发展。

本文探讨了无线个人医疗保健和生活方式领域的变革性机会，强调硅技术在实现个性化、预测性、预防性和参与性医疗中的关键作用。通过回顾全球技术突破和身体区域网络中的无线传感器试验，论证了应用验证的重要性。

本文作为ISSCC 2011的全体演讲，探讨了环保半导体技术在促进健康生活中的关键作用，提出了整合半导体工艺、架构、电路、设计方法和封装五大领域来设计更绿色、更高效的处理器的理念。

本文展望了未来十年实现10倍功耗降低的挑战与解决方案，强调系统级方法、位单元优化和低电压数字电路材料的重要性，并探讨了TSV、RF集成电感变压器以及协同设计CAD工具等关键方向。

本文提出一款65nm CMOS工艺的64路时间交织10位ADC，采用分层交织架构和开环缓冲器阵列（前馈采样与反馈SAR模式），实现2.6GS/s采样率、48.5dB SNDR（奈奎斯特频率处），功耗仅480mW，解决了多通道电视频段数字化中低功耗高精度ADC的集成难题。

本文提出了一种12位1GS/s的双路时间交织流水线ADC，采用SiGe BiCMOS工艺。通过模拟校准技术解决分支间失配问题，包括利用10位DAC调整时钟缓冲器电源来校正定时偏移，以及改变自举电路电源来调整带宽。

本文提出了一种采用双残差架构的800MS/s 12位流水线ADC，在40nm CMOS工艺下实现了59dB峰值SNDR和105mW功耗，FOM为0.18pJ/转换步。该架构仅需校准MDAC放大器的失调电压，简化了校准算法。

本文实现了一款16位80MS/s的流水线ADC，在100mW功耗下达到77.6dB SNR和95dBc SFDR（10MHz输入），采用动态电路技术显著降低功耗并提升性能。

该论文提出了一种在65nm CMOS工艺下实现的8位400MS/s逐次逼近型模数转换器，采用2位/周期转换和电阻型DAC架构，以解决传统SAR ADC速度受限的问题，实现了高转换速率和低功耗。

该论文提出了一种分辨率可重构的逐次逼近型模数转换器（SAR ADC），其功耗随分辨率和采样率动态缩放，适用于传感器网络和医疗监测等能量受限系统。通过自适应调整ADC性能以匹配信号需求，避免了不必要的功耗浪费，同时降低了系统复杂度和成本。

本文提出了一种12位1.25GS/s的电流舵DAC，采用90nm CMOS工艺，通过优化电流源结构和开关驱动技术，在高达500MHz输入频率下实现了超过70dB的无杂散动态范围（SFDR），有效解决了高频动态失真问题。

该论文实现了一款采用65nm CMOS工艺的56GS/s 6位电流舵数模转换器（DAC），并集成了256×6位片上存储器。针对光通信系统中高速DSP SoC集成的挑战，该DAC以低功耗小面积实现了超高采样率，解决了CMOS DAC此前速度受限的问题。

该论文介绍了一款采用24nm CMOS工艺制造的64Gb MLC NAND闪存芯片，面积为151mm²。通过工艺微缩和电路优化，解决了高密度存储下的可靠性和性能问题。

本文提出了一款4Mb嵌入式SLC电阻式RAM（RRAM）宏，实现了7.2ns的读写随机访问时间，并具备160ns的MLC访问能力。该设计解决了传统嵌入式闪存速度慢的问题，为高速非易失性存储提供了新方案。

论文提出了一种采用Vth裕度扩展方案的32Gb MLC NAND闪存，在26nm CMOS工艺上实现，解决了高密度NAND闪存中阈值电压分布裕度不足的问题，提高了数据可靠性。

该论文提出了一种智能固态硬盘（SSD）设计，采用不对称编码和条纹模式消除技术，能够将存储错误率降低95%，同时功耗降低43%。针对NAND闪存随尺寸缩小而出现的干扰和程序扰动问题，通过编码和模式优化提升可靠性。

本文提出了一种基于电流采样的容忍偏移读出放大器，用于亚100nA单元电流的非易失性存储器。通过AC耦合实现电流比放大，有效解决了低电流下读出放大器的偏移问题，提高了读操作可靠性。

本文提出了一种在0.13µm CMOS工艺中实现的1Mb低电压铁电存储器（FeRAM），采用时间数字转换（TDS）传感技术来扩大工作裕度，解决了FeRAM在先进工艺节点下位电荷减少和晶体管操作裕度不足的问题。该设计适用于低功耗便携设备如植入式医疗器件。

该论文提出了一款4Mb导电桥电阻存储器（CBRAM），通过创新的电路和架构设计实现了2.3GB/s的读吞吐量和216MB/s的写吞吐量，解决了非易失性存储器在高性能存储和访问中的数据速率瓶颈问题。

本文介绍了一款采用20nm工艺的64Gb 3位/单元DDR NAND闪存芯片，实现了7MB/s的写入速度。该芯片满足了市场从2位/单元向3位/单元过渡的需求，解决了高密度存储下的可靠性和性能挑战。

本论文提出一种可在95mV极低电压下启动的升压转换器，用于能量收集系统。通过采用阈值电压调谐振荡器、固定电荷编程和电容传递方案，无需机械辅助即可实现低电压启动。

该论文提出了一种基于有机CMOS技术的100V交流功率计系统，集成在柔性薄膜上（SoF），实现了低成本、小尺寸的功率监测，适用于智能电网的细粒度能量管理。通过集成20V有机CMOS数字和模拟电路以及浮栅技术，解决了现有功率计成本高、体积大的问题。

该论文提出了一种无电池、实时电流波形传感器，可从交流电源线进行无插头能量采集，并集成了发射器用于无线通信，解决了现有能源管理传感器体积大、无法贴在每个设备上且需要电池的问题。

该论文提出了一种混合集成CMOS驱动器的4×4硅光子开关，实现了3.9ns的开关时间和8.9mW的低功耗，解决了传统电-光转换带来的延迟、带宽和功耗开销问题。

该论文提出了一款工作在820GHz的SiGe芯片组，用于太赫兹主动成像系统。通过采用SiGe BiCMOS工艺，实现了太赫兹频段的信号源和接收器，替代了传统的III-V族半导体和波导封装技术，提升了成像系统的集成度和性能。

该论文提出了一款采用0.13μm CMOS工艺的130µA唤醒接收器SoC，用于降低由红外遥控器控制的家电待机功耗。解决了传统红外遥控器无法实现唤醒功能的问题，通过集成唤醒电路显著减少了AC-DC转换器造成的待机功率损失。

该论文提出了一种使用可重写固态电解质开关的可编程单元阵列，并将其集成在90nm CMOS工艺中，旨在解决基于SRAM的FPGA因待机漏电流和阈值电压变化导致的功耗和面积挑战。通过后道工序器件集成，缩小了FPGA与基于单元ASIC之间的性能差距。

该论文提出了一种用于非接触式晶圆级测试的感应功率传输方案，实现了6W功率传输和25mm2的面积。解决了传统探针卡接触测试中损坏低k介质层、变形焊盘/凸点以及薄晶圆处理困难等问题。

该论文提出了一种基于连续时间数字信号处理（CT DSP）的可编程数字FIR滤波器，采用电平交叉采样替代传统时钟采样，实现了与信号活动相关的自适应功耗，并避免了混叠问题。该设计适用于GHz范围的多标准应用，无需复杂的抗混叠滤波器。

该论文提出了一种简单的LED灯驱动IC，集成了智能功率因数校正功能，旨在解决传统LED驱动中功率因数低和效率低的问题。通过创新的电路设计，实现了低成本、高性能的LED照明解决方案。

本文提出一种无电流调节元件(CRE)的降压-升压LED驱动器，利用误差平均的SenseFET电流检测技术直接调节LED电流，解决了传统驱动器因串联CRE导致的效率损失问题，实现了超过13%的效率提升。

该论文提出了一种无滤波器集成的D类音频放大器，解决了传统D类放大器需要外部LC滤波器、信号失真和电源噪声抑制差的问题。通过先进的设计实现了0.0012%的THD+N和96dB的PSRR，输出功率1.2W。

本文提出了一种斩波运算放大器，实现了5.9nV/√Hz的低噪声、0.78µV的最大偏移和28.3nV/°C的偏移漂移。通过优化输入跨导和采用斩波技术，有效降低了基带噪声和直流误差。

该论文提出了一种采用连续时间增益误差降低环路的斩波电流反馈仪表放大器，解决了传统CFIA因跨导器失配导致增益精度有限的问题，实现了0.06%的未修调增益误差。

本文提出了一种用于轨到轨精密电压传感的14位模数接口，实现了6.7nV/√Hz的噪声性能和亚毫赫兹的1/f拐角。通过结合斩波/自稳零和抗混叠滤波技术，解决了传感器接口在极低频下的低噪声和高精度需求。

提出了一款36V JFET输入双极性运算放大器，采用漂移补偿电路和晶圆级双温度激光微调技术，实现了最大失调漂移低至1µV/°C，比现有技术提高3倍，同时具有11MHz带宽、5.1nV/√Hz噪声和-126dB THD+N的优异性能。

提出一种差分ADC驱动放大器，采用0.18µm SiGe BiCMOS工艺，通过NPN-heavy电路和前馈嵌套米勒架构，在3.3V供电下实现108dBc IM3@100MHz，用于驱动高速高精度ADC，解决了传统工艺无法在先进节点实现的问题。

本文在32nm高k金属栅极SOI工艺上实现了一款64Mb SRAM宏单元，位单元面积仅0.154µm²，相比45nm设计缩小2倍。通过稳定性、写入能力和读取能力的优化，实现了0.7V的低压工作。

本文针对多端口寄存器文件面积随端口数量平方增长的问题，提出一种4读2写寄存器文件，采用双泵写入操作，在2.3GHz wire-speed POWER处理器中实现高带宽。通过减少物理写端口数量，有效降低了面积开销。

本文介绍了一款在32nm SOI工艺上实现的8MB三级缓存，用于高性能多核处理器。通过采用ColumnSelect Aliasing技术，优化了缓存密度、产量和测试时间，同时降低了功耗。

本文提出一种28nm高密度6T SRAM，通过优化外围辅助电路（包括写辅助和读辅助），实现了在低至0.6V电源电压下的可靠工作，解决了工艺缩放导致的低电压SRAM稳定性问题。

该论文提出了一款80Gb/s的可靠通信SoC，集成了PCI Express接口和8个CPU端口，通过部分调节LC-VCO和TX均衡器技术，在实现高速传输的同时降低了功耗和抖动。解决了高速通信中功耗与信号完整性的平衡问题。

该论文提出并实现了一种全集成三电平DC/DC转换器，结合了电感式降压和开关电容转换器的特性，面向纳米级动态电压和频率调整（DVS）应用。解决了片上多电源域中快速电压转换和高集成度的需求，通过快速分流调节实现纳秒级电压调整。

介绍AMD首款Fusion加速处理单元（APU）“Zacate”，将一对x86-64 CPU核心和DirectX 11图形/多媒体控制器集成在单芯片上，并实现统一内存架构，面向移动计算设备提供低功耗高性能方案。

该论文提出了一种可编程自适应移相锁相环，用于在谐振电源噪声下补偿时钟数据。通过自适应调整时钟相位，有效缓解了电源噪声对高性能微处理器性能的影响。

该论文提出了一种工作在重复互补值上的AES电路，能够同时抵抗侧信道攻击和故障攻击。通过使用互补数据表示，该电路有效防止了通过功耗或电磁辐射提取密钥以及通过注入错误进行差分故障分析的安全威胁。

本文提出一款工作于21.7-27.8GHz的频率合成器，采用45nm CMOS工艺，实现了24.8%的调谐范围和2.57°rms的残余相位调制，功耗仅40mW。该合成器与倍频器和分频器结合，为IEEE 802.15.3c 60GHz通信标准提供所需的本振频率。

该论文提出了一种用于毫米波成像的183GHz CMOS再生接收机像素电路，通过低功耗设计解决了大型成像阵列中功耗随像素数量平方增长的问题。实现了13.5mW/像素的功耗，为构建大规模片上成像阵列提供了可行的像素方案。

本文提出了一种基于磁耦合谐振器的毫米波正交压控振荡器（VCO），工作在60GHz频段。该设计旨在为直接转换收发器和相控阵系统提供紧凑、低相位噪声的正交信号参考，同时保持中等功耗。通过磁耦合谐振器实现正交相位生成，有效抑制了相位噪声并减小了芯片面积。

该论文提出了一种无电感器的CMOS四分频器，工作频率高达70GHz，功耗仅为6.5mW。通过采用新型电路拓扑，解决了传统静态CML锁存器在毫米波频段功耗过大的问题。

该论文提出了一种60GHz天线参考频率锁定环（FLL），采用0.13µm CMOS工艺，旨在消除无线传感器网络节点中的外部晶体参考，实现全集成。通过利用天线作为频率参考，降低了成本和体积，适用于长期部署的无线传感器网络。

该论文提出了一种工作在220-275GHz的行波倍频器，采用65nm CMOS工艺实现，在244GHz处输出功率为-6.6dBm。它通过分布式结构克服了传统CMOS倍频器在高频段输出功率低和调谐范围窄的问题，为太赫兹信号源提供了新的解决方案。

提出了一种分布式有源辐射方法，用于在CMOS中生成太赫兹(THz)信号，解决了传统方法功率极低（纳瓦级）的问题，实现了高功率、高效率的THz信号产生与辐射。

该论文提出了一款基于65nm LP CMOS工艺的120GHz全集成相位调制发射机，实现了超过10Gb/s的数据速率。通过采用高速相位调制架构，解决了在120GHz毫米波频段进行宽带调制的挑战，满足了无线通信对更高数据速率的迫切需求。

该论文提出了一种用于人体特征检测的短距离UWB脉冲无线电CMOS传感器，能够实现非接触式的人员检测、定位和监测，包括步态和心肺活动等特征。解决了在可见光、红外和超声波等传感方式无法工作的不同可见度条件下的环境感知问题。

本文提出了一种160µW的8通道有源电极系统，用于EEG监测，解决了使用干电极时因高接触阻抗导致的干扰问题。该系统通过在有源电极处集成放大器来降低阻抗影响，实现了低功耗和多通道监测。

提出了一种10位电阻-电阻串(R-R串)DAC，通过电流补偿技术减小了LCD驱动IC中高分辨率电阻串DAC的芯片面积和布线复杂度。该设计在保持低功耗和高均匀性的同时实现了紧凑的布局。

该论文提出了一种在65nm CMOS工艺下、0.5V供电的直流耦合神经信号采集芯片，面积仅0.013mm²，功耗5µW。通过消除交流耦合电容并采用低电压模拟设计，解决了传统神经接口面积大、功耗高、可编程性有限的问题。

该论文提出一种交流供电的光学接收器，用于经皮数据传输，功耗仅270µW，数据速率达2Mb/s。解决了植入式器件通信中RF功率链路串扰的问题，实现了低功耗高速数据传输。

该论文提出了一种用于神经刺激的前端电路，能够生成任意形状的脉冲，并具有高电压顺应性（>10V）和自适应电源功能。该设计在0.35µm HVCMOS工艺下仅占用0.05mm²面积，解决了现有植入式刺激器灵活性不足、输出电压范围受限的问题。

该论文提出了一种用于活体荧光检测的低噪声电流读出架构，旨在解决光学分子成像中微弱荧光信号的检测问题，提高了检测灵敏度。

本文提出了一种立方毫米级、能量自给的无线眼内压监测芯片，用于青光眼患者的连续眼内压监测。该芯片通过微型化设计和能量采集技术，实现了植入式长期监测，解决了传统单次测量无法捕捉眼内压波动的问题。

提出了一种160×128像素的单光子图像传感器，每个像素内集成了55ps分辨率、10位时间数字转换器（TDC），能够高精度地解析单个光子的到达时间，解决了荧光寿命成像（FLIM）等应用中对高时间分辨率光子检测的需求。

该论文提出了一种双向OLED微显示器，将显示与图像传感器功能单片集成在CMOS芯片上，解决了传统微显示器仅作为单向输出设备的问题，适用于近眼应用如取景器和头戴显示器。

针对AMOLED移动显示驱动器中电流驱动方案的需求，提出了一款面积为0.014mm²的9位开关电流DAC。该DAC采用紧凑的开关电流架构，实现了高精度低功耗的电流输出，有效应对TFT器件非均匀性和像素IR压降问题。

该论文介绍了一款直接在塑料箔上使用有机薄膜晶体管制造的8位微处理器，无需转移工艺。它展示了在柔性基底上实现低成本计算能力的可行性，并成功执行了数字信号处理任务，即通过时间平均提高重复数字输入的精度。

该论文提出了一种采用有机薄膜晶体管（OTFT）在玻璃衬底上实现的3.3V、6位、100kS/s电流舵数模转换器（DAC）。利用低温工艺制备的OTFT，实现了低电压操作，适用于柔性、大面积及生物医学电子应用。这是首次将OTFT应用于电流舵DAC架构，展示了有机半导体在混合信号集成电路中的潜力。

本文提出了一种基于离子凝胶门控晶体管的印刷有机DRAM单元，实现了1V低电压工作，刷新功耗低于10nW每单元，解决了有机晶体管在存储应用中功耗高的问题。

该论文展示了在塑料基板上通过完全印刷工艺制造的有机互补金属氧化物半导体（CMOS）技术，用于数字和模拟电路。通过屏幕印刷等低成本方法实现了N型和P型有机器件，解决了有机电子领域实现低成本、柔性电子产品的关键问题。

该论文提出一款电压可扩展的生物医学信号处理器，用于心电图（ECG）处理。通过在0.4V低电压下工作，实现了1MHz的时钟频率和13pJ/cycle的能量效率，解决了传统亚阈值设计工作频率低的问题。

该论文设计了一款集成嵌入式铁电存储器(FeRAM)的微控制器，用于能量收集应用。通过极低功耗设计（82µA/MHz），解决了能量收集电源峰值电流有限的问题，实现了可靠的自供电系统。

该论文在65nm低功耗部分耗尽SOI (LP PD-SOI) 和传统低功耗体硅 (LP Bulk) 工艺上实现了相同的LDPC编解码器电路，并进行公平比较。结果表明PD-SOI能够在相同电压下提高最大频率，或在相同频率下降低动态功耗，并通过针对PD-SOI优化的数字电源切换技术进一步改善性能。

该论文提出了一种自适应耦合触发器（ACFF），通过减少晶体管数量并采用单相时钟技术，在40nm CMOS工艺中实现了77%的能耗节省，解决了传统触发器因内部节点冗余翻转导致的高功耗问题。

该论文提出了一种基于施密特触发逻辑的标准单元设计技术，能够在0.13µm CMOS工艺下实现62mV的超低电压工作。通过利用施密特触发器的滞回特性，解决了亚阈值电路中因工艺变化导致的逻辑门失效问题，从而在极低电源电压下实现可靠的数字逻辑操作。

该论文提出了一种采用超级流水线技术的1024点复数FFT核心，在0.27V超低电压下工作，频率达30MHz，单次变换能耗仅17.7nJ，解决了低电压下因漏电增加导致能量效率退化的问题。

该论文提出了一种用于无线体域网的0.24nJ/b可伸缩双FSK调制收发器。利用人体作为通信通道的体信道通信（BCC）方案，实现了低路径损耗和高能效。解决了先前体信道收发器未优化的问题。

本文提出了一款用于紧凑睡眠监测应用的超低功耗系统，包括一个75µW可扩展网络控制器和一个25µW ExG传感器IC。该系统解决了现有睡眠监测设备体积大、功耗高的问题，实现了5克重量和低于500µW的总功耗。

该论文提出了一种用于主动隐形眼镜的3微瓦无线供电CMOS葡萄糖传感器，解决了非侵入式连续血糖监测的需求。通过利用泪液中的葡萄糖浓度与血糖的相关性，实现了低功耗、无线供电的片上传感系统。

该论文提出了一种90nm CMOS SoC的超宽带脉冲雷达，用于呼吸速率监测。它利用UWB技术（3.1-10.6GHz）的低EIRP谱密度和低电路复杂度，实现了非接触式生命体征监测。

本文提出了一种基于低成本CMOS工艺的宽带太赫兹成像器，解决了传统THz系统成本高昂的问题，实现了安全、非电离的成像能力，适用于薄材料成像和3D雷达探测。

该论文提出了一款可编程植入式微刺激器SoC，集成了无线遥测功能，用于闭环心内膜刺激。该芯片实现了单芯片闭环系统，能够有效检测和治疗各种心律失常。

该论文提出了一种660pW的多级温度补偿定时器，用于超低功耗无线传感器节点的同步。通过硅后测试确定最优配置并存储，处理器唤醒时利用存储的周期和待机周期数计算时间，同时采用同步转换防止噪声注入，并将未选晶体管驱动至低电压以减小泄漏。

该论文提出了一种低功耗全集成RF锁定环路，用于微型原子钟，解决了传统原子钟功耗高、体积大的问题，使其适用于手持设备。通过利用先进的光子和MEMS工艺，实现了高精度时钟参考，支持通信和导航应用中的快速数据速率和长保持时间。

该论文提出了一种4通道10.3Gb/s收发器，采用自适应相位均衡器来补偿PCB信道引起的相位失真，支持4至41dB的信道损耗。解决了高速有线通信中信道相位失真导致的信号完整性下降问题。

该论文设计了一款速率范围从1.0625到14.025Gb/s的多媒体收发器，采用全速率源串联端接（SST）发送驱动和浮动抽头判决反馈均衡器（DFE），解决了长距离物理介质（如背板、铜缆和光模块）上的码间干扰、串扰和反射等挑战。

该论文提出了一种基于模拟决策反馈均衡器（DFE）的16Gb/s串行解串器（SerDes），采用40nm CMOS工艺，能够在Nyquist频率下通过34dB损耗的背板通道工作，并集成了波特率时钟数据恢复（CDR）电路。解决了高速背板通信中高损耗通道的均衡和时钟恢复问题。

该论文提出了一款采用40nm CMOS工艺实现的4通道收发器，通过TX预加重、RX连续时间线性均衡器和判决反馈均衡器来补偿背板带宽限制，支持多标准数据速率，实现了8.4mW/Gb/s的能效和48Gb/s的总数据率。

本文提出了一种基于模式引导的自适应均衡器，采用65nm CMOS工艺实现。该均衡器通过检测特定数据模式来指导自适应算法，解决了高速率下信道恶化导致的均衡问题，相比传统非数据辅助方案具有更低的功耗和面积。

提出一种6Gb/s接收器，采用自适应DFE-IIR均衡结构，在减少抽头数量的同时补偿长尾码间干扰，实现了32.7dB的均衡能力。

该论文提出了一种基于异步采样直方图的自适应均衡器，用于解决高速串行接口中信道带宽限制问题。通过分析异步采样数据的直方图特征，实现了无需参考时钟的自适应均衡，降低了系统复杂度。

本文提出了一款基于无记忆牛顿-拉夫森调制曲线的扩频时钟发生器(SSCG)，在0.13µm CMOS工艺下实现0.076mm²的小面积和3.5GHz的工作频率，有效降低了高速系统中的电磁干扰(EMI)。

该论文提出了一种无SAW滤波器的GSM/GPRS/EDGE接收机，集成在65nm CMOS SoC中，旨在消除接收端SAW滤波器以降低物料成本。通过创新的电路设计解决了0dBm阻塞信号导致的噪声系数恶化和增益灵敏度下降问题。

该论文介绍了一款支持HSPA+标准的9频段WCDMA/EDGE收发器，集成了射频前端、模拟基带和数字处理，解决了多模多频段移动通信中的功耗和面积挑战。

本文提出一款采用65nm CMOS工艺的SoC，集成了HSDPA/EDGE收发器、数字基带和多媒体处理器，旨在为新兴市场提供支持MP3播放、视频编解码和高分辨率摄像头等多媒体功能的低成本蜂窝电话解决方案。

论文提出了一种用于WCDMA/EDGE手机的无电感前端接收机，采用65nm CMOS工艺，通过消除电感器显著减小了芯片面积，解决了多频段手机中LNA数量多、面积大的问题。

针对WCDMA系统中强TX泄漏导致的SAW滤波器需求和传统LNA电感退化匹配带来的片外组件过多问题，提出了一种基于translational loop实现输入匹配的紧凑型无SAW多频段WCDMA/GPS接收机前端。该设计通过环路替代电感匹配，降低了芯片尺寸和外部元件数量，同时满足多频段接收需求。

该论文提出了一种多频段LTE无SAW调制器，解决了传统方案中因双工器隔离不足导致的RX频段噪声问题，从而省去了功率放大器前的SAW滤波器。该设计在40nm LP CMOS工艺中实现了-160dBc/Hz的RX频段噪声性能，满足了LTE标准对噪声的严苛要求。

该论文提出了一种全数字多模极性发射机架构，采用17位RF DAC，支持3G模式，旨在降低多模多频段手机的成本和尺寸。通过全数字方式实现极性调制，解决了传统模拟发射机在集成度和灵活性上的局限。

本文提出一种用于3G应用的极坐标发射机，替代传统的直接上变频架构，以降低功耗和芯片面积。通过新电路实现紧凑且自校准的极坐标发射机，适用于宽带CDMA。

该论文提出了一种具有80µVrms时域噪声和82dB动态范围的CMOS图像传感器，采用13至19位可变分辨率的列并行折叠ADC，解决了低光照成像中时域噪声与动态范围之间的折衷问题。通过列并行放大器和可变分辨率ADC，实现了高增益下的低噪声与宽动态范围。

该论文提出了一种APS-C格式的14位数字CMOS图像传感器，采用动态响应像素技术，通过消除像素阵列中的浅沟槽隔离（STI）来减少热像素和暗电流，并利用更大的栅极宽度降低源跟随器的1/f和RTS噪声。

该论文提出了一款17.7百万像素、120fps的CMOS图像传感器，实现了34.8Gb/s的极高读出速率，满足了超高清视频对高数据率的需求，解决了传统图像传感器在高分辨率高帧率下数据率不足的问题。

本文提出了一种具有像素级开环电压放大的CMOS图像传感器，实现了亚电子读出噪声。通过光子转移曲线测量和噪声直方图分析，发现噪声性能受低频RTS噪声限制。

该论文提出了一款320×256像素、25μm像素间距的红外图像传感器，通过优化CMOS读出电路（ROIC）的电荷处理能力，实现了90dB的信噪比（SNR），解决了传统红外传感器在热成像条件下因电荷容量限制导致的SNR瓶颈问题。

本文提出了一种背照式CCD图像传感器，实现了1600万帧/秒的超高速成像，拥有165k像素。解决了高速成像中灵敏度与帧率的矛盾，通过背照式结构提高量子效率。

本文提出了一种基于300mm晶圆尺寸的CMOS图像传感器，采用像素内电压增益放大器和列级差分读出电路，解决了非晶硅大画幅传感器因载流子迁移率低导致的性能不足问题，实现了更快的读出速度。

该论文提出了一种128×96像素的事件驱动相位域ΔΣ全数字3D相机，采用0.13µm CMOS成像技术实现。通过事件驱动和相位域ΔΣ调制，解决了传统3D相机需要复杂模拟电路和高速数据处理的问题，实现了低成本的3D图像捕获。

该论文提出了一种角度敏感的CMOS图像传感器，通过单传感器实现3D摄影，解决了传统相机需要扫描焦点或使用多相机阵列才能获取3D信息的问题。

本文提出了一款面向手机相机市场的1/13英寸VGA SoC CMOS图像传感器，通过共享复位和传输门像素控制技术，实现了低成本、低模组高度和良好的低光性能，简化了系统集成。

本文提出了一款1/2.33英寸、14.6M像素、1.4µm像素尺寸的背照式CMOS图像传感器，采用浮动扩散增强技术以提升像素信噪比，满足高分辨率和高速度成像需求。

该论文提出了一种采用40nm CMOS工艺的宽带直接变频发射机，通过基于子采样的校准技术解决了输出功率、本振泄漏和I/Q不平衡问题，适用于MoCA等家庭网络宽带应用。

该论文提出了一种采用屏蔽同心变压器的倒装芯片封装1.8V 28dBm AB类功率放大器，解决了32nm SoC CMOS工艺中低击穿电压、高衬底损耗和封装约束导致的线性高功率放大器实现难题。

该论文提出了一种用于EER/极性发射机的开关电容功率放大器，解决了传统线性PA在非恒包络调制下效率低的问题。通过开关电容结构实现高效率放大，同时保持线性度。

该论文实现了一款用于EDGE/GSM四频段应用的CMOS功率放大器，克服了传统CMOS在功率能力、效率和击穿电压方面的劣势。通过电路设计和工艺优化，达到了与GaAs/SiGe方案相当的性能，推动了CMOS PA在蜂窝通信中的商用化。

该论文提出了一种在65nm CMOS工艺下实现的紧凑型60GHz功率放大器，能够在1V电源电压下输出18.6dBm的功率，解决了毫米波频段高路径损耗和低电源电压下功率合成效率的挑战。通过采用空间功率合成技术，满足了IEEE 802.15.3c标准中OFDM模式对峰值功率和可靠性的要求。

该论文提出了一种5Gb/s的自适应判决反馈均衡器（DFE），用于基于2倍盲ADC的时钟数据恢复（CDR）系统，解决了高速串行链路中的符号间干扰（ISI）问题。通过利用ADC样本进行自适应均衡，实现了低功耗和高数据率。

提出一种0.5-2.5Gb/s无参考时钟的半速率数字时钟数据恢复电路，采用新型频率检测器实现无限频率采集范围，解决了传统旋转频率检测器采集范围有限、功耗大和易谐波锁定的问题，同时改进了输入占空比。

该论文提出了一种无时间数字转换器(TDC)的数字时钟数据恢复(CDR)电路，采用线性环路动态和无偏移数据恢复技术，实现了2.5Gb/s的数据速率和7mW的低功耗，解决了传统模拟环路滤波器大电容难以集成的问题。

本文提出了一种数字宽带时钟数据恢复（CDR）架构，解决了传统数字CDR频率跟踪范围有限的问题，在40nm CMOS工艺下实现了8Gb/s数据率下±15.6kppm的频率跟踪能力。

本文提出了一种20Gb/s的数字自适应均衡器/判决反馈均衡器（DFE），采用盲采样技术来解决背板通信中因信道长度、损耗和环境变化引起的严重码间干扰（ISI）问题。相比于传统的频谱平衡法和眼图监控法，该设计具有更好的适应性和鲁棒性。

该论文提出了一种15Gb/s、0.5mW/Gb/s的2抽头判决反馈均衡器（DFE）接收机，并集成了远端串扰消除功能，旨在解决高数据率互连中的信道衰减和功耗问题。通过低功耗DFE设计和串扰消除技术，实现了高能效的链路性能提升。

该论文提出一种采用半UI IIR抽头结构的10Gb/s发射器，在40nm CMOS工艺下实现，旨在满足SFI和10GBASE-KR标准对低数据相关抖动（DDJ）和低发射波形色散惩罚（TWDPc）的要求，解决铜双轴电缆和背板通道的高速串行数据均衡问题。

该论文提出了一种基于DLL的数据恢复电路的时钟嵌入视频接口，实现了13.8mW功耗和3.0Gb/s的数据速率，解决了传统多点配置接口在高带宽下成本高的问题。

该论文提出了一种采用EPC HF和UHF RFID技术的远程供电传感器节点，功耗仅7.9µW，灵敏度达-10.3dBm，解决了在恶劣或难以触及环境中无需电池供电的监测问题。

本文提出了一种无隔离器的CMOS射频前端，用于UHF移动RFID阅读器，旨在解决同时收发（TX/RX）操作下的自干扰问题。通过集成化设计，该方案替代了传统的片外环形器或隔离器，提高了系统集成度并减小了体积，同时改善了线性度和效率。

本文设计了一款2.4GHz超低功耗OOK单芯片收发器，针对医疗保健应用中的无线体域网（WBAN）需求，采用超再生原理降低系统复杂度与能耗。该芯片旨在实现传感器节点的能量自给，延长设备续航。

该论文提出了一种120µW MICS/ISM频段FSK接收机，通过注入锁定和9倍频率乘法实现低功耗，并包含一个44µW的低功耗模式，用于短距离链路时节省功耗，解决了无线传感链路中对称性和功耗自适应的问题。

该论文提出了一款65nm CMOS工艺的GPS/Galileo SoC，通过自适应带内阻塞消除技术解决了传统方案需要多个SAW滤波器的问题，实现了低功耗和小型化，适合与蜂窝、蓝牙、WLAN等射频系统共存。

该论文提出一种用于软件定义无线电(SDR)的集成频率合成器，采用0.13µm CMOS工艺，通过双频段Q-VCO架构实现了从0.05GHz到10GHz、19-22GHz和38-44GHz的宽频率覆盖，支持包括14频段MB-OFDM UWB和802.15.3c（57-66GHz）在内的多种无线标准。

本文提出了一种4.6GHz的乘性延迟锁定环（MDLL），通过创新的孔径位置调谐技术（Aperture Position Tuning）精确对齐参考时钟边沿与VCO反馈边沿，有效抑制了参考杂散，实现了-46dBc的低参考杂散性能。该设计解决了MDLL中因时序失配或电荷泵偏移导致的相位误差问题。

该论文提出了一种高速连续时间ΔΣ ADC拓扑，通过吸收量化器输入电容引起的极点并利用本地反馈环路补偿量化器的过量延迟，实现了在GHz采样率下的高分辨率多比特ΔΣ ADC。该ADC的带宽比现有技术宽6倍，并在功耗效率上达到与先进流水线BiCMOS ADC相当的水平。

提出了一种采用数字后台DAC线性化技术的连续时间ΔΣ调制器，在8mW功耗和50MS/s采样率下实现了81dB SFDR，解决了多比特DAC非线性问题。

本文提出了一种采用噪声整形双向单斜率量化器的三阶离散时间ΔΣ调制器。该结构结合了时间域量化和噪声整形技术，克服了VCO量化器的非线性问题以及传统时间域量化缺乏噪声整形的缺陷。

该论文提出了一种采用近阈值电压偏置CMOS反相器技术的开关电容ΔΣ调制器，在250mV超低电源电压下实现了7.5µW功耗和61dB SNDR，解决了低电压下模拟电路性能下降的问题，适用于无线功率传输和医疗便携系统。

该论文提出了一种适用于高分辨率低功耗传感器系统的三阶ΔΣ调制器，通过单运算放大器架构和电阻分压DAC实现了84dB SNDR和100kHz带宽，功耗仅140µW。解决了电阻梯度误差和高阶失真问题，无需数字校准或动态元件匹配。

该论文提出了一种1.7mW、11位分辨率的1-1-1 MASH ΔΣ时间数字转换器(TDC)，采用基于松弛振荡器的结构。通过将参考电压与参考电流关联，使振荡器频率仅依赖于无源RC元件，从而显著提升了对工艺、电压和温度(PVT)变化的容忍性，并改善了级间匹配。

该论文提出了一种连续时间多比特ΔΣ DAC，用于汽车和消费多通道24位音频系统。通过面积优化和低功耗设计，实现了120dB SNR和100dB THD+N，每通道功耗仅21.5mW。

该论文提出了一种采用码间干扰（ISI）整形算法的音频DAC，在45nm CMOS工艺中实现了108dB动态范围和120dB总谐波失真性能，输出电压为0.5Vrms。主要解决了多级DAC中动态误差源（如不对称开关、时钟歪斜和寄生记忆）导致的失真问题。

该论文提出了一种用于手机的无杂散全数字锁相环（ADPLL），采用65nm CMOS工艺。它解决了数字控制振荡器（DCO）和时间数字转换器（TDC）量化导致杂散和相位噪声的问题。

该论文提出了一种基于数字时间转换器(DTC)的全数字锁相环(ADPLL)架构，用于解决传统ADPLL带内杂散水平难以满足要求的问题。通过采用可扩展时间分辨率的DTC，实现了5.3GHz频率合成，并改善了杂散性能。

该论文提出了一款2.5GHz全差分CMOS推挽LNA，集成了34dBm的T/R开关和ESD保护，在32nm工艺下实现了0.35mm²的小面积、3.5dB的低噪声系数和-5dBm的P1dB线性度。解决了SoC集成中射频前端的高线性度、低噪声和低成本问题。

该论文提出了一种采用65nm CMOS工艺的脉冲宽度控制驱动器，能够输出8Vpp电压并工作至3.6GHz，适用于开关模式射频功率放大器，解决了深亚微米CMOS中实现大功率射频PA的难题。

该论文提出了一种低功耗、工艺可扩展的超外差接收机，集成了高Q滤波器，解决了传统低中频架构中滤波器面积大、不随工艺缩放的问题。通过采用超外差架构和集成高Q滤波器，实现了高性能和工艺可扩展性。

本文提出了一种基于40nm CMOS工艺的0.4-6GHz高线性接收机，能够抵抗0dBm带外阻塞。通过改进混频器优先前端架构，解决了传统设计中噪声系数差和本地振荡器馈通的问题，实现了宽频带可重构和高线性度。

该论文提出了一种工作在1.0至4.0GHz的65nm CMOS四波束形成接收机，采用开关电容矢量调制器实现精确的相位和幅度调控。解决了传统波束形成接收机中功耗高、面积大、频率范围窄的问题。

该论文提出了一种对射频器件失配具有鲁棒性的谐波抑制混频器，通过使用基于正弦波系数的电导比例设置增益，并采用整数和分数部分电阻实现精确系数，从而在低中频频率下利用缓冲器的环路增益减少增益和相位误差，实现了超过60dB的系统谐波抑制比。

该论文介绍了IBM zEnterprise 196系统使用的5.2GHz微处理器芯片，解决了高性能服务器在高频设计中的功耗、可靠性和性能平衡问题。

该论文提出了一种14位动态命中逻辑方案，并集成了8Kb SRAM，用于zEnterpriseTM处理器的L1缓存查找结构。通过采用“搜索命中”方案（XOR后接AND功能，预充电为未命中）优化了性能、时序和功耗，并利用可编程ABIST引擎实现了SRAM和命中逻辑的联合测试。

本文介绍了一款采用32nm CMOS工艺的Westmere-EX Xeon企业处理器，集成了10个核心和共享三级缓存。重点描述了通过独立核心电源门控和C6状态管理实现空闲功耗降低，以及高速I/O链路的鲁棒性优化，显著提升了每瓦性能。

Godson-3B是一款基于65nm CMOS工艺的8核高性能通用处理器，集成了约5.826亿个晶体管，工作频率达1.05GHz，峰值双精度浮点性能为128GFLOPS，功耗仅40W。该处理器通过8核架构和能效优化，实现了3.2GFLOPS/W的高能效比，解决了高性能与低功耗的平衡问题。

本文介绍了AMD Bulldozer 32nm SOI 8核CPU中2核模块的设计方案，重点解决了整数数据通路的0周期结果旁路、关键路径线延迟消除等问题。通过复制物理寄存器文件阵列和地址生成器增量器，以及采用双轨读取关键位等方法，提升了处理器性能。

本文介绍了AMD Bulldozer x86-64核心中一个40条目的统一乱序调度器和整数执行单元，该设计在32nm SOI HKMG工艺下实现了每周期最多发出4个操作并支持单周期唤醒，同时通过减少FO4延迟超过20%来提升频率和性能。

该论文针对多核服务器处理器中核间数据吞吐量和延迟问题，提出了一种低功耗、低抖动、高数据吞吐量和低延迟的时钟生成系统，并在32nm CMOS工艺中实现。

本文介绍了一款名为Poulson的32nm工艺、31亿晶体管、12路发射的安腾处理器，专为关键任务服务器设计。该处理器集成了8个多线程64位核心、32MB末级缓存和基于环的系统接口，实现了与上一代Tukwila处理器的插座兼容。

本文提出了一种基于1位时间数字转换器（即bang-bang相位检测器）的分数-N数字锁相环，在4.5mW功耗下实现了560fsrms的积分抖动（3kHz至30MHz），解决了传统高性能TDC设计复杂且功耗大的问题。

该论文提出了一种具有自对准注入窗口的注入锁定环形PLL，解决了传统注入锁定PLL中注入窗口与VCO相位对齐困难的问题，实现了低抖动和宽环路带宽。

该论文提出了一种0.4至3GHz的数字锁相环（DPLL），通过确定性后台校准技术实现电源噪声抑制，解决了传统DPLL中TDC量化误差与振荡器相位噪声之间的带宽折衷问题，从而在宽频率范围内降低抖动。

该论文提出了一种基于FIRE嵌入相位插值器噪声滤波的分数N锁相环，通过创新的噪声滤波技术有效降低了ΔΣ量化噪声，解决了传统设计中环路带宽受限于带内VCO噪声与ΔΣ量化噪声之间权衡的问题。

提出一种适用于片上系统（SoC）主机时钟的超低功耗锁相环（PLL），工作在300MHz至1.5GHz频率范围，功耗低于1.2mW。该PLL采用32nm高k金属栅极逻辑CMOS工艺实现，具备工艺可扩展性，并能在工艺变化和最小电源电压下保持环路稳定，满足移动设备始终在线始终连接功能对低功耗的需求。

本文提出了一种基于环形VCO的混合环路PLL，实现了570fsrms的集成抖动和1.21GHz的输出频率。通过宽环路带宽和低带内噪声设计，有效抑制了环形VCO的相位噪声，解决了全数字PLL中TDC量化误差导致带内噪声过高的问题。

本文提出了一种基于旋转行波振荡器（RTWO）的全数字锁相环（ADPLL），并集成了一个32相嵌入式相位-数字转换器。该架构避免了传统TDC所需的复杂电路和校准，简化了系统设计。

本文提出了一种低功耗三轴数字输出MEMS陀螺仪，采用单一驱动结构和多路复用角速率读出方案。通过集成AGC和PLL等电路，解决了多轴陀螺仪功耗和面积大的问题。

本论文提出一种智能CMOS风传感器，通过两个热ΔΣ调制器控制并数字化芯片上的热分布，实现无移动部件的风速和风向测量。解决了传统机械风传感器可靠性低、成本高的问题，在1-25m/s范围内达到±4%的速度和±2°的方向精度。

该论文提出了一种用于智能正畸托槽的遥测应力映射CMOS芯片，集成了24个基于FET的应力传感器，能够实时监测每个牙齿所受的载荷，为矫正治疗提供数据支持。

本文提出了一种用于桥式传感器的21位±40mV范围读出IC，通过三级电流反馈仪表放大器与增量ΔΣ调制器结合，实现了低噪声、高精度和低漂移，解决了传感器系统在温度变化下保持精度的问题。

该论文提出了一种用于电动汽车的集成分流电流传感器，基于微变压器实现6kV电气隔离，仅需低压侧单电源供电。传感器在0.1-100A宽电流范围内实现了±1.5%的非线性度。

提出了一种间接X射线光子计数图像传感器，采用27个晶体管的像素设计，实现了15e-rms的精确阈值。该传感器旨在通过光子计数达到X射线成像的量子极限，提高信噪比和灵敏度。

该论文提出了一种CMOS能量收集与成像（EHI）有源像素传感器（APS）阵列，能够同时从入射光中收集能量并捕获视频图像，解决了低电压、低泄漏和自供电图像传感器的需求。实现的54×50像素阵列在1.2V供电下达到每帧每像素1.32pW的极低功耗。

本文提出一种用于室内光伏能量收集的电感式升压转换器，支持5µW至10mW的宽输入功率范围，并集成了最大功率点跟踪功能。解决了室内光照变化大、太阳能电池输出功率范围宽导致的能量管理困难问题。

该论文提出了一种自供电的惯性压电能量收集器，集成了电源管理IC，旨在从环境振动中高效收集能量，为无线传感器节点提供自主供电。解决了传统能量收集器效率低、需要外部电源的问题。

该论文提出了一款用于自由视点3DTV应用的机顶盒SoC，支持4096×2160p分辨率下216fps的高帧率处理，解决了多视点视频编码（MVC）解码和自由视点视图合成（FVVS）的实时计算挑战。

该论文提出了一种高度并行且可扩展的CABAC解码器，用于下一代视频编码标准HEVC，解决了高分辨率（如QFHD）和高帧率（如120fps）下的解码吞吐量瓶颈，同时通过并行架构降低了功耗，适用于便携设备。

本文提出一款功耗275mW的异构多媒体处理器，通过硅中介层（Si-interposer）堆叠集成，解决了增强现实等移动应用中对高外部存储带宽的需求。该处理器支持3D图形、视觉处理和浮点运算，并包含纹理缓存，克服了传统方案带宽不足、缺乏缓存等瓶颈。

提出一种57mW嵌入式混合模式神经模糊加速器，集成于智能多核处理器中，用于解决传统软件实现神经网络和模糊系统在功耗与速度上的瓶颈。

该论文介绍了一款采用28nm低功耗工艺制造的多媒体应用处理器，基于TMS320C64x+ VLIW DSP架构，集成了32kB L1和128kB L2缓存以及多种外设接口，旨在实现超低功耗移动应用。

本文提出了一款采用90nm CMOS工艺实现的WiMAX基带SoC，支持300km/h高速移动环境下的MIMO-OFDMA传输。该SoC集成于USB设备中，解决了高速移动场景下宽带无线接入的可靠性和吞吐量问题。

该论文提出了一款完全符合IEEE 802.16e规范的WiMAX MIMO芯片组，专为便携路由器设计。芯片组包含一个632.7mW的调制解调器/路由器芯片和一个364mW的RF收发器芯片，在65nm LP工艺下实现了70Mb/s数据率和-100.5dBm灵敏度，解决了移动宽带接入的低功耗高性能需求。

该论文提出了一种具有最小化调谐延迟的直接数字频率合成器（DDS），通过优化相位累加器（PA）的进位传播问题，实现了12ns的调谐延迟。解决了传统DDS中长进位链导致的瓶颈，同时避免了流水线化带来的延迟增加。

该论文提出了一款11.3Gb/s的CMOS SONET兼容收发器，同时支持RZ和NRZ数据格式。发送器驱动实现了17ps的上升/下降时间，接收器具有多级垂直阈值调整电路，实现了5mVpp-diff的输入灵敏度和0.54UI的抖动容限。芯片在65nm CMOS工艺下核心面积为1.36mm²，功耗为214mW。

该论文提出了一种用于10GBase-T以太网标准的全双工发射机与回声消除混合电路，通过DSP技术增强线性抵消和模拟非线性抵消，消除了对高线性度发射机的需求。采用40nm CMOS工艺实现，在1-400MHz带宽内实现残留失真<-65dBc和残留线性回声<-30dBc。

该论文提出了一款采用65nm CMOS工艺的40Gb/s发射机和接收机芯片组，旨在解决下一代光/电通信中高速收发器面临的带宽不足和高功耗问题。针对基于FIR的前馈均衡器因触发器时钟到Q延迟过大导致的性能退化，以及传统判决反馈均衡器的速度限制，论文提出了新的电路架构和设计方法。

本文提出了一种用于100吉比特以太网链路的10:4多路复用器和4:10解复用器齿轮箱大规模集成电路，解决了高速数据格式转换和超高速接口的传输问题。

该论文提出了一种基于塑料波导的全双工互连方案，实现了12.5+12.5Gb/s的双向数据传输，旨在解决高速、低成本、低开销I/O的需求。

该论文提出了一种采用电流回收技术的高度数字化串行链路收发器，在90nm CMOS工艺下实现0.5至4Gb/s的数据速率和1.9mW/Gb/s的能效。通过使用两个固定电压而非自适应电源调节，消除了对高效率DC-DC转换器的需求，从而提升了功率效率。

这篇论文提出了一种基于相位插值器的突发模式时钟数据恢复(CDR)电路，工作速率范围为1-6Gb/s，采用65nm CMOS工艺。它解决了在无源光网络(PON)等应用中需要快速锁定(数十个UI内)的问题，相较于传统的注入锁定或门控VCO方法，提供了新的实现方案。

本文提出了一款60GHz直接变频收发器，采用65nm CMOS工艺，支持16QAM/8PSK/QPSK/BPSK调制，实现了IEEE802.15.3c全速率无线通信。在QPSK和16QAM模式下分别达到8Gb/s和11Gb/s的数据速率，误码率小于10^-3，发射机和接收机功耗分别为186mW和106mW。

本文提出了一款采用65nm CMOS工艺的全集成60GHz收发器模块，用于无线高清视频流应用。该芯片兼容WirelessHD标准，覆盖四个信道，支持16-QAM OFDM信号，集成了模拟基带和射频前端，解决了60GHz频段低成本、高集成度无线通信的挑战。

该论文介绍了一款60GHz CMOS相控阵收发器对，用于多Gb/s无线通信，解决了毫米波频段高速数据传输的功耗、尺寸和成本问题。通过集成天线、封装和波束赋形技术，实现了高清音视频内容的无线传输。

本文提出了一种65nm CMOS 60GHz 4元素相控阵收发机，每元素功耗低于34mW（包括本振合成和分配），通过基带移相和整体阻抗优化实现低功耗设计，解决了毫米波相控阵面积和功耗过大的问题。

该论文介绍了一款完全集成的87GHz QPSK收发器，采用65nm CMOS工艺，通过Costas环载波恢复技术实现了无基带处理的载波和数据恢复，显著降低了功耗和面积，解决了传统SiGe或III-V族方案功耗高、集成难的问题。

该论文实现了一款采用65nm CMOS工艺的双频段3流802.11n MIMO WLAN SoC，集成了射频、基带和MAC功能，解决了多天线MIMO系统在双频段下的高集成度与低功耗问题。

该论文提出了一种覆盖VHF-III、UHF和L波段的统一接收机前端，无需外部巴伦或专用窄带无线电，通过增益提升电流平衡巴伦LNA和电流复用混频器LPF实现了低噪声和高线性度。

该论文提出了一种全数字8-DPSK极性发射机，通过二阶近似方案和相位旋转恒定数字功率放大器，解决了非恒定包络调制在环路带宽以上调制精度不足的问题，实现了蓝牙EDR标准的8-DPSK调制。

这篇论文提出了一种数字密集型接收机前端，采用基于VCO的ADC并内嵌二阶抗混叠sinc滤波器，旨在移除传统模拟滤波器和可变增益放大器，实现多模多频带接收机的简易编程和低电压工作。

设计用于便携式心电图监测系统的模拟信号处理器ASIC，具有高分辨率ECG信号提取和自适应采样ADC等功能。

设计了一种适用于GHz振荡器的高增益可调跨阻放大器，采用宽带电流预放大技术。

本文介绍了一种2.1百万像素、120帧/秒的CMOS图像传感器，采用列并行ΔΣ ADC架构，具有低噪声和高能效。

32nm CMOS工艺下32Gb MLC NAND闪存，采用新型编程和读取方案提升阈值电压耐久性。

32纳米高k金属栅SRAM采用自适应动态稳定性增强技术

提出一种异构多核对象识别处理器，通过智能推理引擎实现高效实时视频识别。

一种低功耗高灵敏度的可穿戴心脏监测SoC，集成胸阻抗变化和心电图检测功能。

40纳米16核128线程SPARC SoC处理器，支持512线程系统，集成6MB L2缓存和高速I/O。

40纳米14核多媒体应用处理器，支持H.264全高清解码，功耗222mW。

45nm微处理器核心通过两种容错设计动态适应参数变化，提升吞吐和能效。

开发了用于POWER7™处理器的45nm SOI嵌入式DRAM宏，优化了访问速度和功耗。

一款45nm CMOS工艺的48核IA-32处理器，采用片上消息传递和动态电压频率调节技术。

90nm CMOS工艺下开发4Mb嵌入式相变存储器，采用低电压nMOS选择器，实现快速读取和高效写入。

45nm SOI CMOS工艺下的8T SRAM，支持0.57V至1.2V电压范围，采用AC耦合感应放大器。

介绍了一种1 Gbit GDDR5 SDRAM，支持7 Gb/s每引脚IO带宽，提升存储访问灵活性。

一种无电池热电能量收集接口电路，可从人体热量中提取电能，最低启动电压35mV。

Westmere是Intel最新的IA处理器家族，采用32nm工艺，提升核心数、缓存和频率。

本文介绍了一种基于柔性塑料箔的有机薄膜晶体管技术实现的全集成16位ADC。

一种采用时序错误检测与纠正技术的低功耗32位ARM处理器

本文介绍了一种基于QVGA阵列的生物仿生CMOS动态视觉与图像传感器，具有无损像素级视频压缩和高动态范围特性。

基于0.18微米CMOS技术的锁相像素阵列设计，用于飞行时间测距成像。

一种用于光学神经调控的可植入式光刺激系统

AMD 32nm SOI CMOS工艺实现的x86-64核心，适用于移动和桌面多核SOC设计。

展示用于VLSI应用的集成微机电继电器电路及其设计技术。

探讨低成本3D TSV技术的关键设计问题与考虑因素

设计并实现了一种用于3GPP-LTE标准的并行Turbo解码器ASIC，达到390 Mb/s的解码速度。

无摘要信息，无法提供概要

2010年ISSCC会议精选论文特刊，聚焦低功耗数字电路与多核架构。

2011年IEEE JSSC特刊聚焦2010固态电路会议，涵盖低功耗数字设计、处理器及存储器技术。

POWER7是一款高度并行可扩展的多核高端服务器处理器，采用45nm CMOS SOI技术，集成8个四线程核心。

开发了两种新型核磁共振系统，实现了尺寸大幅缩小和芯片实验室功能。

本文提出了一种用户可定制的逻辑纸UCLP，采用2V有机CMOS晶体管的海量传输门SOTG技术。

针对80核处理器提出基于芯片内变异的动态电压频率优化方案，提升能效6%-35%。

设计了一种全数字时钟数据恢复电路，具有宽频带多相时钟和自适应比例增益控制。

设计了一种全数字DLL，能在110 MHz至1.4 GHz范围内生成低抖动的40相位时钟。

本文通过非易失性FeRAM缓存提升硬盘性能，展示了128 Mb链式FeRAM设计及系统优化。

提出一种9T-SRAM单元，采用DAFC和DRD方案，实现深亚阈值操作，最低工作电压达130mV。

基于注入锁定振荡器的超低功耗BPSK解调器，采用环形振荡器实现紧凑芯片面积和低功耗。

一种在弱反型区工作的0.45V超低功耗CMOS基准电压源

一种用于IPv6查找表的65纳米低能耗TCAM宏设计

提出一种新型数字控制延迟电路，有效抑制极化发射机中射频振荡器的牵引效应。

提出一种基于合成的CMOS放大器带宽增强技术，实现4.84的带宽增强比。

65nm CMOS工艺的W波段接收器芯片组，用于毫米波辐射计系统。

一款集成推挽式40Vpp 400mA电流输出DAC的超声波换能器接口IC，简化系统设计并提升性能。

IEEE JSSC期刊编辑退休公告

提出一种补偿3D电容耦合电压衰减的自动校准架构

该论文对电流模式WCDMA信道滤波器的设计与性能进行了修正与评论。

该论文未提供摘要，无法进行概要总结。

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

提出一种双主动电容反馈补偿方案，用于低功耗大电容负载的三级放大器。

针对高压编程引脚的静电放电保护设计，提出了一种新型ESD保护方案，解决了高压编程引脚在快速上升时间下的误触发问题。

IEEE JSSC 2011年2月刊收录了多篇关于无线通信、射频电路和数字锁相环等领域的创新研究论文。

提出了一种高效阻抗适应补偿（IAC）拓扑，用于低功耗多级放大器。

提出新型高压电平移位电路，实现零静态功耗，速度提升5-10倍，面积减少50%。

提出一种在2.4 GHz单芯片无线电中集成无线开关的技术。

提出一种低电压下工艺不敏感且电流可扩展的两级运放设计，通过伪共源共栅补偿和体偏置技术提升直流增益。

提出一种新型梯形FeRAM架构，采用电容耦合位线单元，解决干扰问题并提升读写速度。

本文提出了一种低功耗时间域比较器的10位ADC，采用差分多级VCDL技术，显著降低静态功耗。

提出一种采用相位量化噪声消除技术的24 GHz宽带开环GFSK发射机

提出一种基于PWM和TDC的三阶连续时间ΔΣ ADC，采用65nm CMOS工艺实现。

一款支持低中频/零中频可重构的模拟基带IC，具备自动I/Q不平衡消除功能。

提出一种新型位线感测放大器，通过补偿数据模式依赖的感测噪声，显著降低噪声幅度。

一款0.18μm SiGe BiCMOS工艺的单片信号源，覆盖125MHz至32GHz连续频率范围。

提出了一种用于4G通信标准的宽带36 GHz数字分数N频率合成器，具有低分数杂散和高线性度。

65纳米CMOS工艺下实现宽带多千兆位通信的接收器设计

本文提出了一种采用递归超外差拓扑的8-18 GHz宽带接收器，通过增益复用技术降低功耗。

IEEE JSSC期刊副主编D R Sreedhar Natarajan退休，感谢其在内存技术领域的贡献。

该论文更正了关于32位ARM处理器在瞬态误差容忍和PVT变化适应方面的功率效率图12的错误。

一款低功耗图像处理的QCIF分辨率焦平面阵列传感器

提出系统化设计高频高功率振荡器的方法，实现毫米波和太赫兹频率信号生成。

2011年IEEE JSSC期刊收录了多篇关于宽带接收器、毫米波振荡器设计等领域的论文。

提出一种基于P-P-N结构的10T SRAM单元，适用于低泄漏和亚阈值电压操作。

专利摘要涉及差分输入级和低压关断电路的设计。

本文提出了一种基于分数PLL的6GHz扩频时钟发生器，采用相位旋转技术实现低抖动性能。

一款采用0.18微米CMOS工艺的10Gb/s全集成光接收机，包含新型网状空间调制光电探测器和高增益跨阻放大器。

一款130μW 64通道神经尖峰排序DSP芯片，支持实时多通道无线神经信号处理。

提出基于电压-时间转换的分数间隔线性接收均衡技术，用于高速链路中的联合均衡与相位同步。

介绍了一种用于光学存储系统的0.6μm BiCMOS技术光传感器，具有高动态范围和宽带宽。

90nm CMOS工艺下实现的全集成IR-UWB收发器，采用脉冲注入锁定技术，无需CDR，支持500Mbps数据传输。

一种采用改进击穿电压倍增器拓扑的低功耗40Gbits调制驱动器，具有6V差分输出摆幅。

IBM 0.12μm SiGe BiCMOS工艺实现的16单元60GHz相控阵接收器，支持多Gb/s非视距通信。

采用离散重配置和并行组合变压器的线性多模CMOS功率放大器设计

提出一种基于注入锁定和频率倍增的低功耗MICS波段发射器，实现22%的全局效率。

本文介绍了一种全数字脉冲无线电超宽带（IR-UWB）发射机，采用标准单元实现并通过设计工具自动布局布线。

提出一种无电感宽带低噪声放大器，采用NMOS/PMOS复合晶体管对降低噪声。

IEEE JSSC期刊副编辑Jafar Savoj退休，感谢其卓越服务。

对两篇论文的参考文献和公式错误进行更正

本文设计并优化了一种新型低寄生、超低触发电压的双向可控硅ESD保护结构及其交叉耦合超低触发ESD保护电路。

设计了一个双W波段和D波段PLL，实现最高频率和最低相位噪声。

该论文未提供摘要，无法进行概要总结。

提出一种新型自适应体偏置方法，实现高线性度RF CMOS可变衰减器设计。

2010年IEEE RFIC研讨会特刊，聚焦射频集成电路设计

该论文探讨了硅蓝宝石(SOS)技术的器件建模挑战及其在RF和低功耗应用中的优势。

采用交错调谐级联和达林顿反馈放大器实现100 GHz宽带放大器，具有低增益波动和群延迟。

提出一种可调谐高Q值N路径带通滤波器，适用于认知无线电等应用。

双栅有机晶体管技术提升数字电路鲁棒性，实现更高反相器增益和噪声容限。

提出基于3D互连和多核配置的1-Tbyte/s 1-Gbit DRAM架构，解决多核系统内存瓶颈。

45nm CMOS工艺下的高性能AES加密解密硬件加速器，实现53 Gbps的AES-128性能

IEEE JSSC 2011年4月特刊聚焦医疗SoC、脑机接口、生物医学传感器等前沿技术

提出0.55V 10fJ/bit电感耦合数据链路和0.7V 135fJ/cycle时钟链路。

一款双频对称UWB-RFID收发器，支持高速无线非易失性存储应用。

本文提出了一种12-GS/s 5-bit时间交织闪存ADC，采用基于统计的背景时序偏差校准方案以提高高频动态性能。

提出了一种250mV供电的GPS接收机射频前端，功耗仅为352μW，创下最低记录。

45nm CMOS工艺下单芯片云计算机的2Tb/s 6x4网格网络设计

65nm CMOS工艺下实现300GHz基本振荡器，采用输出级反馈至核心的创新拓扑结构。

该论文提出了一种支持QFHD视频解码的芯片设计，通过无损帧重压缩技术和部分MB重排序方案显著降低DRAM带宽需求。

开发了一种5Gb/s源同步信号系统，采用新的时钟/数据偏差最小化技术，提高了高频传输抖动容忍度。

设计了一款65nm CMOS四频段SAW-less接收器SoC，用于GSM/GPRS/EDGE，替代前端SAW滤波器。

本文介绍了一种电池供电的实时脑内微刺激系统芯片，用于将神经信号转换为电刺激。

一种用于生物医学应用的紧凑型低功耗数字辅助传感器接口，采用过采样和混合信号反馈技术。

采用65nm CMOS工艺的6位16GS/s时间交织ADC，集成数字背景校准技术。

该论文提出了一种新型Zigzag 8T SRAM结构，在低电压下实现更快的读写速度和更小的面积。

一种基于注入锁定分频器的低能耗FSK收发器，适用于无线体域网应用。

提出一种新型桥式电路可变电感器，应用于10-20 GHz可调LC-VCO核心，实现低功耗和宽调谐范围。

一款65nm CMOS工艺的四频段GSM/GPRS/EDGE SoC，集成射频、DSP、ARM及基带处理功能。

提出一种SAR辅助的两级流水线ADC，实现低功耗、高分辨率和高速度。

一款片上波形捕获器，用于电源传输网络的诊断，实现50%以上的电源噪声减少。

提出一种基于过程频率监测的自适应功率控制收发器，实现超宽频率范围的低功耗传输。

无摘要

提出一种采用65nm技术的单电感双输出转换器，通过交错节能模式控制实现高效能量传输。

2010年VLSI电路研讨会精选论文介绍，涵盖数字、存储、模拟及通信电路设计。

2011年IEEE JSSC期刊关于射频集成电路的专题论文，涵盖滤波器、PLL、功率放大器等设计

一款适用于医疗SoC的微瓦级嵌入式处理器平台，采用ARM Cortex-M3，实现超低功耗运行。

开发多步字线控制技术结合分层单元SRAM架构，提升40纳米节点SRAM的稳定性和密度。

提出可调谐复制位技术以减少8T SRAM阵列的动态变化容忍度保护带

基于升压转换器的18V低瞬态能量自适应编程电压发生器，用于3D集成SSD。

65nm CMOS工艺下实现的高频抖动容忍接收器，支持74 Gb/s数据传输。

提出一种128×128动态视觉传感器，可快速检测光照变化并捕捉高速运动物体。

本文提出了一种用于便携式脑电图系统的低功耗连续小波变换电路。

提出一种高效高频自动可重构开关转换器，适用于DVS VLSI系统。

本文提出了一种面积高效的10位40MS/s流水线SAR ADC，采用单端1.5位/周期转换算法以减少比较器偏移影响。

基于边际传播的模拟低密度奇偶校验解码器，实现能效与误码率的权衡优化

提出了一种基于脉冲谐波调制的低功耗无线收发器，适用于植入式医疗设备的高带宽数据传输。

提出动态失配映射技术的高性能14位200MS/s DAC，显著提升静态和动态性能。

提出一种采用优先提升技术的3T增益单元嵌入式DRAM，用于提高读取裕度和数据保持时间。

提出一种低功耗高线性CMOS G-C信道选择滤波器，适用于WLAN/WiMAX接收器。

一种基于电荷域自相关和互相关的数据同步方案，用于低功耗IR-UWB接收器。

本文提出了一种宽频带分数-N频率合成器，适用于多标准蜂窝和短距离无线通信接收器，覆盖1.8至6 GHz频段。

本文提出了一种用于癫痫快速波纹记录的微功耗低噪声神经前端电路。

本文提出了一种基于电子纺织品的收发器，用于体域网的高效通信与远程充电。

提出一种基于多阶谐波生成的毫米波频率合成架构，实现宽频带覆盖。

一种用于WiMAX系统的双路径全重叠QC-LDPC解码器，具有高吞吐量和低功耗特性。

提出一种用于移动DRAM的高能效快速启动电压发生器

本文介绍了采用分布式LC技术的D波段（110-170 GHz）注入锁定分频器的分析与设计。

分析并设计用于蜂窝应用的小信号极性发射机，解决电路缺陷提升性能。

本文提出了一种极低功耗的混合信号CMOS集成电路，用于产品识别和防伪，实现了基于挑战响应方案的物理不可克隆功能。

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

IEEE JSSC 2011年6月刊收录了多篇关于射频电路设计与分析的论文，涵盖蜂窝通信、毫米波频率合成、植入式医疗设备等领域。

提出低功耗CMOS均衡器设计方法，用于20Gb/s系统。

IEEE JSSC期刊欢迎新副编辑加入编委会，他们在射频、毫米波IC系统、能量收集和高速串行链路系统等领域具有丰富经验。

本发明描述了一种使用单一电压供电的采样设备和电路，无需外部负电压或衰减电阻。

设计了一种用于RFID应用的CMOS智能温度传感器，具有低功耗和高精度特性。

65nm CMOS工艺下的低功耗高精度仪表放大器，适用于无线传感器节点。

一款用于双轴电容式微陀螺仪的ASIC设计，采用0.35μm HVCMOS工艺，面积4.3mm²，功耗2.2mA。

一款用于低能耗无线电的6nW待机功耗、8位10MS/s异步SAR ADC

首次实现基于MMSE并行干扰消除的SISO MIMO检测ASIC，支持600 Mb/s峰值数据率。

一款用于飞行时间3D成像的160x120像素CMOS传感器，具有像素内相关双采样和固定模式噪声降低功能。

本文介绍了一种采用65nm CMOS工艺的2.4 GS/s高速单通道流水线ADC。

一款适用于WiMAX和WLAN的全集成130nm CMOS 2x2 MIMO三频双模收发器

一款40纳米CMOS工艺的高线性软件定义无线电接收器，具有出色的带外干扰抑制能力。

本文介绍了一种工作在7.25-8.5 GHz频段的超宽带脉冲无线电收发前端，具有高能效和抗干扰能力。

65nm CMOS工艺下基于电子迁移率的温度补偿频率参考源

本文提出了一种新型时间编码过采样转换器，采用65纳米CMOS工艺，实现低功耗高性能ADC设计。

32nm CMOS工艺下实现的2.4 GHz逆变器型D类功率放大器，具有高效率和良好线性度。

本文介绍了一种90纳米CMOS工艺下实现的3-5 GHz频段全集成FM-UWB发射机。

提出一种低功耗、高PSRR、无时钟的电流控制D类音频放大器，采用积分滑模控制实现稳健操作和最小稳态误差。

一款用于802.15.3c外差收发器的低相位噪声宽带紧凑型CMOS PLL

90nm RF CMOS工艺实现的TX VCO，覆盖2.55-5.75GHz频段，满足WCDMA/EDGE相位噪声要求。

提出Gm辅助OTA-RC技术，结合Gm-C和主动RC积分器，提升线性度和速度，同时保持低噪声和功耗。

开发了一种电磁能量收集系统，用于无线传感器节点供电，空闲模式功耗仅190 nW。

一种用于可穿戴传感器节点的节能生物医学信号处理平台

本文设计了一种用于三极电极的集成神经刺激器，具有直流隔离和精细电流控制功能。

该论文未提供摘要，无法进行概要总结。

无摘要

无摘要提供，无法生成概要

IEEE JSSC期刊特刊介绍第36届欧洲固态电路会议（ESSCIRC）的精选论文。

IEEE JSSC特刊收录2010年ESSCIRC会议精选论文，涵盖模拟电路、数字电路等传统主题及能量收集、生物医学电路等新兴领域。

本文提出了一种采用单边界多相控制技术的单片集成电容式DC-DC转换器，具有高效和小型化特点。

2010年IEEE JSSC特刊聚焦集成电路会议的多篇论文，涵盖VCO、功率放大器等设计创新。

一种采用线性比例路径和双积分路径的数字锁相环，实现低抖动、宽操作范围和低功耗。

提出基于四端口电感的VCO耦合技术以降低相位噪声

一种新型增强摆幅差分Colpitts VCO，适用于低压操作，振荡超出电源电压和地。

该论文提出了一种5MHz带宽、11位精度的自振荡ΔΣ调制器，采用基于延迟的相位偏移器设计。

本文提出了一种采用自动选择峰值和谷值电流控制方案的高效降压调节器，适用于便携式应用。

提出了一种采用多步仅加法数字误差校正的10位异步SAR ADC，提升了转换速度。

提出了一种2-6 Gb/s连续时间MIMO串扰消除架构，显著提升信号完整性。

65nm CMOS工艺下高效2.4GHz极性功率放大器，集成LO分配网络和数字驱动，峰值效率44%。

设计了一种仅需三根线的体内外IC模块对，实现高效能量传输和双向数据通信。

探讨CMOS技术缩放对多Gbps光接收器的影响及新机遇

提出无变容插值相位调谐毫米波振荡器设计，实现宽调谐范围与高相位精度

该论文未提供摘要，无法进行概要总结。

利用组合冗余技术校准Flash ADC中的偏移误差，提升制造后的校准效率。

本文提出一种高效全集成片上DC-DC转换器，支持450倍输出功率范围。

该论文提出了一种全数字传输均衡器，采用动态阻抗调制技术，实现了高能效的信号传输。

2010年IEEE CICC精选论文，涵盖RF/无线、高速I/O及模拟/混合信号领域创新技术。

一种无专用前端采样保持放大器的10位100MS/s流水线ADC，采用背景时钟偏移校准技术。

65纳米CMOS工艺下实现的全频段移动电视接收前端，具有低噪声和高线性度。

提出一种65nm CMOS工艺下的08 ps DNL时间数字转换器，适用于250 MHz事件率。

本文介绍了一种基于SiGe技术的122GHz信号生成芯片，采用基本波振荡器和电容反馈结构实现高频振荡和宽调谐范围。

一款低功耗、高帧率的CMOS图像传感器，采用列共享循环ADC架构

采用模拟正弦映射技术的5GHz直接数字频率合成器，具有低谐波和高能效。

90纳米CMOS工艺下基于阈值自补偿的高效射频能量收集器设计

提出一种基于数字锁相环的高频滞环控制DC-DC降压转换器，实现宽输出电压范围内的恒定工作频率。

提出一种基于多级并行处理器的可编程视觉芯片，集成CMOS图像传感器与SIMD处理器，支持多层次图像处理。

提出一种用于亚15V链式FeRAM的可扩展屏蔽位线过驱动技术，通过130nm测试芯片验证，显著提升信号窗口。

采用单环LMS算法的3.8 Gb/s单端积分DFE接收器，用于多通道DRAM接口。

提出一种基于单温度测量的MOS输入运算放大器偏移和漂移校准技术

描述了一种嵌入在65纳米移动广播视频接收器中的内置自测试子系统，用于执行模拟和射频测量。

研究三维交叉点阵列结构，用于电阻变化非易失性存储器，提升比特密度并减少漏电流。

本文提出两种基于PWM的串扰感知信号技术，用于高效能片上全局总线。

本文提出全集成开关电容DC-DC转换器的设计技术，旨在提高效率和功率密度。

本文提出了一种基于次谐波注入锁定的快速跳频正交频率合成器架构，适用于Wireless-USB/WiMedia标准。

提出一种新型频率调谐方案，实现宽温度范围内低相位噪声的CMOS LC VCO工作。

提出通过多对虚拟单元电流平均生成精确参考电流的方法，提升高密度存储器数据感知性能。

提出一种6T-SRAM失配自修复方案，通过局部电子注入提升读取裕量及其分布。

欢迎Dejan Markovi ć博士加入IEEE JSSC期刊编委会，他在数字电路、系统和信号处理领域具有广泛的专业知识。

2011年9月IEEE JSSC期刊收录了多篇关于射频与模拟电路设计的论文，涵盖线性化、能量收集、信号生成等技术。

通过波束成形实现毫米波发射机线性化，提升效率与线性度。

提出一种5T SRAM单元，通过不对称尺寸设计提升读取稳定性。

提出一种0.5V低功耗高速DRAM字线升压电路，升压至1.4V仅需3时钟周期。

一款支持数字可调幅度和预加重的60Gb/s CMOS驱动器设计与验证

设计了一种低电压低功耗的四阶单比特连续时间Delta-Sigma调制器，适用于音频应用。

开发了一种超低能耗的128 kbit 6T SRAM，适用于无线传感器应用。

提出一种基于延迟线的高速4位12GS/s ADC，采用65nm CMOS工艺，功耗2mW。

高性能可扩展大规模并行SIMD处理器，用于实时图像处理，具有高能效和小面积特点。

提出一种新型单电感双输出升压稳压器，采用恒定电荷自动跳频控制技术，实现宽负载范围下的高效稳定输出。

提出一种基于阵列的里程表系统，用于高效统计老化测量，重点关注BTI和HCI应力。

一种0.6V供电、高线性度、低噪声的900MHz CMOS接收机，采用数字校准干扰消除技术。

一种基于同步OOK调制的超宽带脉冲无线电收发芯片组，采用环形振荡器时钟实现低功耗同步与解调。

提出一种电容耦合非接触探针电路，用于膜基晶圆级测试，具有低功耗和高灵敏度。

设计并分析了一种采用迟滞比较器的三阶自激振荡D类音频放大器。

介绍了一种基于0.18μm SiGe BiCMOS工艺的W波段直接检测无源成像接收器前端设计。

无摘要提供，无法生成概要。

无摘要提供，无法生成概要

提出一种数字辅助自校准技术，提升直接转换接收器的二阶输入截点性能。

开发0.25微米InP HBT IC技术，支持太赫兹频段（0.3-3 THz）振荡器设计。

IEEE JSSC特刊介绍2010年化合物半导体集成电路研讨会，涵盖GaAs、InP、GaN等材料及硅基技术进展。

开发300-500GHz频段的亚毫米波单片集成电路和模块，用于新一代传感器和高速无线通信系统。

IEEE JSSC期刊论文合集，涵盖多种固态电路技术研究

IEEE JSSC期刊2011年10月特刊聚焦化合物半导体集成电路技术

提出一种实时控制反向体偏压和负字线偏压的方案，以减少DRAM的漏电流。

介绍两种基于InP HBT的超高速低功耗6位DAC，用于超100Gb/s/ch光传输系统。

无摘要，无法提供概要。

提出一种采用数字游标移相和双模控制的宽范围CDR，支持250 Mbps至5 Gbps速率。

设计了一种用于连续眼内压监测的超低功耗无线压力/温度传感设备。

采用超再生架构的0.18μm CMOS脉冲超宽带接收器，功耗0.24nJ/bit。

提出一种异步数字斜率ADC架构，实现高速低功耗5-bit模数转换

提出一种亚基数2冗余架构SAR ADC，通过数字校准技术提升性能并降低功耗。

采用0.13微米CMOS工艺实现20MHz带宽连续时间ΣΔ调制器，通过全时钟周期开关电容电阻DAC提升时钟抖动免疫性。

提出一种新型9T SRAM单元，通过电源反馈技术实现250mV超低电压工作

130纳米CMOS工艺中实现的280GHz肖特基二极管探测器阵列

提出一种检测双端口SRAM最差工作电压的电路技术，显著提升测试效率。

设计了一种用于60 GHz频段的数字LOS/NLOS均衡器，支持2 Gb/s数据传输，功耗56 mW。

提出一种30 Gb/s/链路的2.2 Tb/s/mm电感耦合高速DRAM接口，采用注入锁定CDR技术提升速度。

65nm自同步FPGA，门级流水线设计，适应PVT变化，最高频率4.07GHz。

90纳米CMOS工艺下采用宽带相位校正技术的V波段低噪声有源巴伦设计

提出一种数字校正方案，显著降低SC ADC功耗，实现94dB SFDR。

提出数字化复制位线延迟技术，降低SRAM时序随机变化影响。

本文提出了一种基于旋转行波振荡器的4GHz全数字锁相环，具有宽带宽和低噪声特性。

提出一种低相位噪声的60 GHz正交注入锁定频率合成器，适用于毫米波应用。

一款采用功率缩放技术和正交失配消除器的三模GSM-EDGE/UMTS/DVB-T低中频接收机正交带通连续时间ΔΣ调制器

一种仅需单次修调即可在-40°C至125°C范围内实现0.15%精度的CMOS带隙基准源。

提出了一种用于OFDM LINC发射机的亚毫瓦全数字信号分量分离器，集成分支失配补偿。

45纳米CMOS动态SRAM稳定性分析与优化

展示了一种用于802.11b/g收发器的全集成前端IC，集成了蓝牙功能。

2010年亚洲固态电路会议精选论文，探讨电子设备与社会的共生关系。

提出一种采用噪声整形两步量化器的低过采样率混合ADC，实现高阶噪声整形且设计复杂度低。

提出一种55nm CMOS单电感双输出降压转换器，有效降低稳态和瞬态交叉调节。

提出一种具有贯穿体通孔的垂直MOSFET结构，用于提高功率芯片性能。

提出一种线性热电子注入技术，简化编程过程，实现超过13位精度的浮动栅电压编程。

提出基于零交叉检测器的可重构模拟系统，实现高效能ADC和滤波器设计。

一款支持RZ和NRZ格式的11.3 Gbps CMOS SONET收发器

2011年IEEE固态电路期刊索引，涵盖2011年所有文章及往年评论或修正内容。

45nm CMOS工艺下实现2.8-4.2V电池供电的20A至100mA DC-DC降压转换器。

65纳米CMOS工艺下87GHz频段的BPSK和QPSK收发器设计，采用Costas环载波恢复技术。

一种采用PVT不敏感电源噪声消除技术的0.4-3 GHz数字锁相环

一种无参考、高数字化的半速率时钟数据恢复电路，具有改进的输入占空比误差容忍度。

首款基于65nm CMOS技术的100-Gigabit以太网齿轮箱LSI，功耗降低75%。

一款14.025 Gb/s多媒体收发器，采用片上Rx AC耦合与基线漂移校正技术。

提出一种高效LED驱动电路，采用误差平均senseFET电流检测技术，提升效率13%。

采用90nm CMOS工艺的12位125GS/s DAC，通过DRRZ操作和紧凑电流单元设计提升动态性能。

展示了一种基于塑料波导的新型互连解决方案，实现全双工12.5 Gb/s数据传输。

本文介绍了一种65nm CMOS工艺下的64倍交织10位2.6 GS/s SAR ADC，采用分层交织结构和开环缓冲阵列。

一款4 GHz连续时间ΔΣ ADC，采用45 nm-LP CMOS工艺，实现70 dB动态范围和74 dBFS THD。

一款65nm CMOS工艺的60GHz直接转换收发器，支持多种调制模式，实现高速无线通信。

本文提出了一种60 GHz频率锁定环，用于无线传感器网络，集成了片上贴片天线。

65nm CMOS工艺集成60GHz无线HD收发模块，支持3.8Gbps传输。

65纳米CMOS工艺实现的低功耗60 GHz相控阵收发器，每单元功耗低于34 mW。

提出一种基于CMOS工艺的宽带毫米波和太赫兹行波倍频器，实现高谐波功率输出。

提出一种具有增益误差减少环的高精度电流反馈仪表放大器，适用于微弱信号处理。

基于磁耦合谐振器的低噪声正交VCO，支持毫米波无线片上处理

65nm CMOS工艺实现低功耗多模极性发射机，采用线性化VCO和两点注入PLL技术。

一种采用集成高Q滤波器的低功耗超外差接收器，适用于多模应用。

提出一种多频无源传感标签，集成片上温度传感器和片外传感器接口，支持远程供电。

一款65纳米CMOS工艺的四频GSM/GPRS/EDGE接收器，无需外部SAW滤波器，满足ETSI标准。

一种采用开关电容技术的全集成EER/Polar架构射频功率放大器。

一种无TDC的7mW 25Gbs数字CDR，采用混合模拟/数字相位检测实现线性环路动态和零偏移数据恢复。

提出一种基于双斜率ADC的新型模数转换器，通过改进放电相位实现三阶噪声整形。

40nm CMOS工艺下实现800 MS/s采样率的12位双残差流水线ADC，峰值SNDR达59dB。

一款采用数字背景校准技术的85mW连续时间ΔΣ调制器，带宽25MHz。

提出一种基于自适应引擎的盲采样ADC接收器，用于恢复5Gb/s信号

2011年IEEE JSSC特刊聚焦固态电路会议，涵盖多项模拟电路创新设计。

提出一种新的数字信号处理方法，用于在过采样多级DAC中同时抑制ISI和静态失配误差。

无摘要提供，无法生成概要。

2011年IEEE国际固态电路会议精选论文特刊介绍

一种1-4GHz四元件相控阵接收前端，通过空域干扰抑制实现波束成形。

提出一种新型多速率全数字锁相环(ADPLL)架构，具备无杂散特性，适用于65纳米CMOS工艺的移动电话。

介绍了一种采用标准0.25微米CMOS技术的无滤波器D类音频放大器，具有高效率和低谐波失真。