JSSC 年份

2011

308 篇期刊论文

JSSC 2011第1期Digital CircuitsBiosignal
A3 0 /22W Analog Signal Processor ASIC for Portable Biopotential Signal Monitoring Refet Firat Y azicioglu, Sunyoung Kim, Tom Torfs, Hyejung Kim, and Chris V
设计用于便携式心电图监测系统的模拟信号处理器ASIC，具有高分辨率ECG信号提取和自适应采样ADC等功能。
0.5μm CMOS, 2V, 30μW
JSSC 2011第1期Other
A7 6d B /101.7 GHz 0.18 /22m CMOS Tunable TIA Using Broadband Current Pre-Amplifier for High Frequency Lateral MEMS
设计了一种适用于GHz振荡器的高增益可调跨阻放大器，采用宽带电流预放大技术。
76 dB-Ohm增益，1.7 GHz带宽，7.2 mW功耗
JSSC 2011第1期Data ConvertersDelta-Sigma ADCCMOS Image Sensor
A 2.1 M Pixels, 120 Frame/s CMOS Image Sensor With Column-Parallel /1/6ADC Architecture Y
本文介绍了一种2.1百万像素、120帧/秒的CMOS图像传感器，采用列并行ΔΣ ADC架构，具有低噪声和高能效。
2.1 M像素, 120帧/秒, 73 dB动态范围, 180 mW功耗
JSSC 2011第1期MemoryFlash Memory
A 32-Gb MLC NAND Flash Memory With Vth Endurance Enhancing Schemes in 32 nm CMOS
32nm CMOS工艺下32Gb MLC NAND闪存，采用新型编程和读取方案提升阈值电压耐久性。
32nm CMOS, 13.0 MB/s编程吞吐量
JSSC 2011第1期MemorySRAM
A 32 nm High-k Metal Gate SRAM With Adaptive Dynamic Stability Enhancement for L
32纳米高k金属栅SRAM采用自适应动态稳定性增强技术
32nm CMOS, 3.4Mb SRAM阵列, 传感器面积开销0.02%, 功耗开销2%
JSSC 2011第1期Digital Circuits
A 345 mW Heterogeneous Many-Core Processor With an Intelligent Inference Engine for Robust Object Recognition Seungjin Lee, Student Member , IEEE, Jinwook Oh , Student Member , IEEE, Junyoung Park , Student Member , IEEE
提出一种异构多核对象识别处理器，通过智能推理引擎实现高效实时视频识别。
345 mW, 246 EGOPS/W, 30 fps 640×480视频处理
JSSC 2011第1期OtherBiosignal
A 39 mW 25-Electrode Reconfigured Sensor for Wearable Cardiac Monitoring System L
一种低功耗高灵敏度的可穿戴心脏监测SoC，集成胸阻抗变化和心电图检测功能。
0.18μm CMOS, 3.9mW峰值功耗, 3.17V/Ω灵敏度, 40dB SNR
JSSC 2011第1期Digital Circuits
A 40 nm 16-Core 128-Thread SPARC SoC Processor Jinuk Luke Shin
40纳米16核128线程SPARC SoC处理器，支持512线程系统，集成6MB L2缓存和高速I/O。
40nm工艺, 1.0V, 2.4Tb/s SerDes I/O
JSSC 2011第1期MemoryDRAM
A 40 nm 222 mW H.264 Full-HD Decoding, 25 Power Domains, 14-Core Application Processor With x512b Stacked DRAM Yu Kikuchi, Makoto Takahashi, Tomohisa Maeda, Masatoshi Fukuda, Yasuhiro Koshio, Hiroyuki Hara, Hideho Arakida, Hideaki Yamamoto, Yousuke Hagiwara, Tetsuya Fujita, Manabu Watanabe, Hirokazu Ezawa, Takayoshi Shimazawa, Yasuo Ohara, Takashi Miyamori, Mototsugu Hamada
40纳米14核多媒体应用处理器，支持H.264全高清解码，功耗222mW。
40 nm, 222 mW H.264 Full-HD, 10.6 GB/s memory bandwidth
JSSC 2011第1期Digital CircuitsProcessor/CPU
A 45 nm Resilient Microprocessor Core for Dynamic V ariation Tolerance
45nm微处理器核心通过两种容错设计动态适应参数变化，提升吞吐和能效。
45nm CMOS, 动态参数变化容错, 提升吞吐和能效
JSSC 2011第1期MemoryDRAMProcessor/CPU
A 45 nm SOI Embedded DRAM Macro for the POWER™ Processor 32 MByte On-Chip L3 Cache
开发了用于POWER7™处理器的45nm SOI嵌入式DRAM宏，优化了访问速度和功耗。
1.35ns随机访问, 1.7ns随机周期, 32MB L3缓存
JSSC 2011第1期Digital Circuits
A 48-Core IA-32 Processor in 45 nm CMOS Using On-Die Message-Passing and DVFS for Performance
一款45nm CMOS工艺的48核IA-32处理器，采用片上消息传递和动态电压频率调节技术。
45nm CMOS, 1.1V, 1GHz核心/2GHz mesh, 25W-125W功耗, 13亿晶体管
JSSC 2011第1期Memory
A 4 Mb L V MOS-Selected Embedded Phase Change Memory in 90 nm Standard CMOS
90nm CMOS工艺下开发4Mb嵌入式相变存储器，采用低电压nMOS选择器，实现快速读取和高效写入。
90nm CMOS, 1.2V, 12ns读取时间, 1MB/s写入吞吐量
JSSC 2011第1期MemorySRAM
A 512kb 8T SRAM Macro Operating Down to 0.57 V With an AC-Coupled Sense Amplifier and Embedded Data-Retention-V oltage Sensor in 45 nm SOI CMOS Masood Qazi, Student Member , IEEE
45nm SOI CMOS工艺下的8T SRAM，支持0.57V至1.2V电压范围，采用AC耦合感应放大器。
45nm SOI CMOS, 0.57V-1.2V, 400ps-3.4ns
JSSC 2011第1期Wireline I/ODRAM
A 7 Gb/s/pin 1 Gbit GDDR5 SDRAM With 2.5 ns Bank to Bank Active Time and No Bank Group Restriction Tae-Y oung Oh, Y oung-Soo Sohn, Seung-Jun Bae, Min-Sang Park, Ji-Hoon Lim, Y ong-Ki Cho, Dae-Hyun Kim, Dong-Min Kim, Hye-Ran Kim, Hyun-Joong Kim, Jin-Hyun Kim, Jin-Kook Kim, Y oung-Sik Kim, Byeong-Cheol Kim, Sang-Hyup Kwak, Jae-Hyung Lee, Jae-Y oung Lee, Chang-Ho Shin, Y unseok Y ang, Beom-Sig Cho, Sam-Y oung Bang, Hyang-Ja Y ang, Y oung-Ryeol Choi, Gil-Shin Moon, Cheol-Goo Park, Seok-Won Hwang, Jeong-Don Lim, Kwang-Il Park, Joo Sun Choi, and Y oung-Hyun Jun
介绍了一种1 Gbit GDDR5 SDRAM，支持7 Gb/s每引脚IO带宽，提升存储访问灵活性。
1.5 V电源供电，61.6 mm²/50die面积
JSSC 2011第1期Power ManagementEnergy HarvestingNeural Network Accelerator
A Battery-Less Thermoelectric Energy Harvesting Interface Circuit With 35 mV Startup V oltage
一种无电池热电能量收集接口电路，可从人体热量中提取电能，最低启动电压35mV。
35mV启动电压，1.8V输出电压
JSSC 2011第1期Digital Circuits
A Family of 32 nm IA Processors
Westmere是Intel最新的IA处理器家族，采用32nm工艺，提升核心数、缓存和频率。
32nm, 4MB L3缓存, 384百万晶体管
JSSC 2011第1期Data Converters
A Fully Integrated /1/6ADC in Organic Thin-Film Transistor Technology on Flexible
本文介绍了一种基于柔性塑料箔的有机薄膜晶体管技术实现的全集成16位ADC。
500 Hz时钟速度下26.5 dB精度，15V电源供电，100μA电流
JSSC 2011第1期Digital Circuits
A Power-Efficient 32 bit ARM Processor Using Timing-Error Detection and Correction for Transient-Error Tolerance and Adaptation to PVT V ariation David Bull
一种采用时序错误检测与纠正技术的低功耗32位ARM处理器
65nm工艺, 724MHz最差情况STA签核, 1GHz下52%功耗降低
JSSC 2011第1期Image SensorsCMOS Image Sensor
A QVGA 143 dB Dynamic Range Frame-Free PWM Image Sensor With Lossless Pixel-Level Video Compression and Time-Domain CDS
本文介绍了一种基于QVGA阵列的生物仿生CMOS动态视觉与图像传感器，具有无损像素级视频压缩和高动态范围特性。
143 dB动态范围，56 dB SNR，0.25% rms FPN
JSSC 2011第1期Image SensorsCMOS Image Sensor
A Range Image Sensor Based on 10- /22m Lock-In Pixels in 0.18-/22m CMOS
基于0.18微米CMOS技术的锁相像素阵列设计，用于飞行时间测距成像。
0.18微米CMOS, 50MHz解调频率, 2.7cm精度, 5-20fps帧率
JSSC 2011第1期Medical & Bio
An Implantable Optical Stimulation Delivery System for Actuating an
一种用于光学神经调控的可植入式光刺激系统
未明确提及
JSSC 2011第1期Other
An x86-64 Core in 32 nm SOI CMOS
AMD 32nm SOI CMOS工艺实现的x86-64核心，适用于移动和桌面多核SOC设计。
32nm SOI CMOS, 3GHz, 35M晶体管
JSSC 2011第1期Other
Demonstration of Integrated Micro-Electro- Mechanical Relay Circuits for VLSI Applications Matthew Spencer, Fred Chen, Cheng C. Wang , Student Member , IEEE, Rhesa Nathanael , Student Member , IEEE, Hossein Fariborzi, Student Member , IEEE, Abhinav Gupta
展示用于VLSI应用的集成微机电继电器电路及其设计技术。
90nm技术节点，32位MEM继电器加法器，能效提升10倍
JSSC 2011第1期Other
Design Issues and Considerations for Low-Cost 3-D TSV IC Technology Geert V an
探讨低成本3D TSV技术的关键设计问题与考虑因素
未明确提及
JSSC 2011第1期Other
Design and Implementation of a Parallel Turbo-Decoder ASIC for 3GPP-LTE Christoph Studer, Student Member , IEEE
设计并实现了一种用于3GPP-LTE标准的并行Turbo解码器ASIC，达到390 Mb/s的解码速度。
0.13μm CMOS, 390 Mb/s, 69 mW @ 100 Mb/s
JSSC 2011第1期Other
HAJieeejssc99b
无摘要信息，无法提供概要
无关键性能指标信息
JSSC 2011第1期Other
Introduction to the Special Issue on the 2010 IEEE International Solid-State
2010年ISSCC会议精选论文特刊，聚焦低功耗数字电路与多核架构。
326.4 Mb/s, 0.37 nJ/bit
JSSC 2011第1期Other
JANUARY 2011 VOLUME 46 NUMBER 1 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2010
2011年IEEE JSSC特刊聚焦2010固态电路会议，涵盖低功耗数字设计、处理器及存储器技术。
40nm CMOS, 222mW H.264全高清解码, 14核应用处理器
JSSC 2011第1期Memory
POWER7 a Highly Parallel Scalable Multi-Core
POWER7是一款高度并行可扩展的多核高端服务器处理器，采用45nm CMOS SOI技术，集成8个四线程核心。
45nm CMOS SOI, 1.2B晶体管, 4.14GHz, 567mm²芯片面积
JSSC 2011第1期Other
Palm NMR and 1-Chip NMR
开发了两种新型核磁共振系统，实现了尺寸大幅缩小和芯片实验室功能。
0.1 kg, 手掌大小, 更高自旋质量灵敏度
JSSC 2011第1期Other
User Customizable Logic Paper (UCLP) With Sea-Of Transmission-Gates (SOTG) of 2-V Organic CMOS and Ink-Jet
本文提出了一种用户可定制的逻辑纸UCLP，采用2V有机CMOS晶体管的海量传输门SOTG技术。
2-V organic CMOS, 200μm wide interconnects
JSSC 2011第1期Digital Circuits
Within-Die V ariation-Aware Dynamic- V oltage-Frequency-Scaling With Optimal Core Allocation and Thread Hopping for the 80-Core TeraFLOPS Processor
针对80核处理器提出基于芯片内变异的动态电压频率优化方案，提升能效6%-35%。
65nm CMOS, 80-core, 6%-35% energy efficiency improvement
JSSC 2011第2期Clocking & PLLsCDR
A 1.0–4.0-Gb/s All-Digital CDR With 1.0-ps Period Resolution DCO and Adaptive Proportional Gain Control Heesoo Song, Student Member , IEEE, Deok-Soo Kim , Student Member , IEEE, Do-Hwan Oh
设计了一种全数字时钟数据恢复电路，具有宽频带多相时钟和自适应比例增益控制。
0.13μm CMOS, 1.2V, 1.0-4.0 Gb/s, 3.59 ps抖动, 11.4 mW功耗
JSSC 2011第2期Clocking & PLLsDLL
A 110 MHz to 14 GHz Locking 40-Phase All-Digital DLL Y oung-Sang Kim Seon-Kyoo L
设计了一种全数字DLL，能在110 MHz至1.4 GHz范围内生成低抖动的40相位时钟。
0.13μm CMOS, 1.2V, 74.4mW, DNL<0.3LSB, INL<0.8LSB, 抖动<0.825%周期
JSSC 2011第2期Other
A 128 Mb Chain FeRAM and System Design for HDD Application and Enhanced HDD Performance
本文通过非易失性FeRAM缓存提升硬盘性能，展示了128 Mb链式FeRAM设计及系统优化。
1.6 GB/s读/写带宽，512字节页长度，25%写能耗降低
JSSC 2011第2期MemorySRAM
A 130 mV SRAM With Expanded Write and Read Margins for
提出一种9T-SRAM单元，采用DAFC和DRD方案，实现深亚阈值操作，最低工作电压达130mV。
90nm CMOS, 130mV VDDmin, 32Kb容量
JSSC 2011第2期OtherVCO
A 228 /22W 750 MHz BPSK Demodulator Based on Injection Locking Qiang Zhu, Student Member , IEEE, and Y
基于注入锁定振荡器的超低功耗BPSK解调器，采用环形振荡器实现紧凑芯片面积和低功耗。
65nm CMOS, 228μW, 750MHz, 5Mb/s, -43dBm灵敏度
JSSC 2011第2期OtherBandgap Reference
A 2.6 nW, 0.45 V Temperature-Compensated Subthreshold CMOS V oltage Reference Luca Magnelli, Felice Crupi
一种在弱反型区工作的0.45V超低功耗CMOS基准电压源
257.5mV基准电压，5.8nA电流，165ppm/°C温漂
JSSC 2011第2期Other
A 65 nm 0165 fJBitSearch 256 144 TCAM Macro Design for IPv6
一种用于IPv6查找表的65纳米低能耗TCAM宏设计
65nm CMOS, 0.165fJ/bit/search
JSSC 2011第2期RF & Wireless
A Novel Approach for Mitigation of RF Oscillator Pulling in a
提出一种新型数字控制延迟电路，有效抑制极化发射机中射频振荡器的牵引效应。
65nm CMOS, 符合GSM/EDGE标准的EVM和频谱性能
JSSC 2011第2期Other
A Synthesis-Based Bandwidth Enhancement Technique for CMOS Amplifiers: Theory and Design
提出一种基于合成的CMOS放大器带宽增强技术，实现4.84的带宽增强比。
18.5 dB增益，28 GHz带宽，52 mW功耗，1.8 V电源
JSSC 2011第2期RF & Wireless
A W-band CMOS Receiver Chipset for Millimeter-Wave Radiometer Systems Lei Zhou S
65nm CMOS工艺的W波段接收器芯片组，用于毫米波辐射计系统。
峰值增益35dB, 噪声系数8.9dB, 功耗94mW, 响应度16MV/W, NETD 1K
JSSC 2011第2期Data ConvertersDAC
An Ultrasonic Transducer Interface IC With Integrated Push-Pull 40 Vpp, 400 mA Current Output, 8-bit DAC and Integrated HV Multiplexer Johan Borg, Student Member , IEEE
一款集成推挽式40Vpp 400mA电流输出DAC的超声波换能器接口IC，简化系统设计并提升性能。
0.35μm 50V CMOS, 150MHz采样率, 400mA输出电流, 37dB SNDR, 46dB SFDR
JSSC 2011第2期Other
Associate Editor Retiring D R Domine Leenaerts is retiring after serving as an A
IEEE JSSC期刊编辑退休公告
无
JSSC 2011第2期Other
Automatic Compensation of the V oltage Attenuation in 3-D Interconnection Based on Capacitive
提出一种补偿3D电容耦合电压衰减的自动校准架构
90nm CMOS, 1mW/3.6mW功耗, 10%增益误差
JSSC 2011第2期Analog Circuits
Comments and Corrections Corrections to Current-Mode WCDMA Channel Filter With I
该论文对电流模式WCDMA信道滤波器的设计与性能进行了修正与评论。
未明确提及
JSSC 2011第2期Other
Digital Object Identifier 101109JSSC20112107390
该论文未提供摘要，无法进行概要总结。
无
JSSC 2011第2期Other
Digital Object Identifier 101109JSSC20112107391
该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。
无
JSSC 2011第2期Other
Dual Active-Capacitive-Feedback Compensation for Low-Power Large-Capacitive-Load Three-Stage Amplifiers
提出一种双主动电容反馈补偿方案，用于低功耗大电容负载的三级放大器。
0.35μm CMOS, 2.2pF补偿电容, 58度相位裕度, 300-800pF负载范围
JSSC 2011第2期Other
Electrostatic Discharge Protection Design for High-V oltage Programming Pin in F
针对高压编程引脚的静电放电保护设计，提出了一种新型ESD保护方案，解决了高压编程引脚在快速上升时间下的误触发问题。
5 kV人体模型ESD保护等级
JSSC 2011第2期Other
FEBRUARY 2011 VOLUME 46 NUMBER 2 IJSCBC ISSN 0018-9200 Associate
IEEE JSSC 2011年2月刊收录了多篇关于无线通信、射频电路和数字锁相环等领域的创新研究论文。
如：750 MHz BPSK解调器, 1.0–4.0 Gb/s全数字CDR, 110 MHz至1.4 GHz锁定40相全数字DLL
JSSC 2011第2期Other
Impedance Adapting Compensation for Low-Power Multistage Amplifiers
提出了一种高效阻抗适应补偿（IAC）拓扑，用于低功耗多级放大器。
0.35μm CMOS, 1.5V, 4.4MHz GBW, 30μW
JSSC 2011第2期Other
Nanosecond Delay Floating High V oltage Level Shifters in a 0.35 /22m HV-CMOS Technology Y ashodhan Moghe
提出新型高压电平移位电路，实现零静态功耗，速度提升5-10倍，面积减少50%。
0.35μm HV-CMOS, 5-10倍速度提升, 50%面积减少
JSSC 2011第2期RF & Wireless
Technique for Integration of a Wireless Switch in a 2.4 GHz Single
提出一种在2.4 GHz单芯片无线电中集成无线开关的技术。
130nm CMOS, 输入灵敏度-13 dBm, 最大传输功率和灵敏度降低0.3-0.5 dB
JSSC 2011第3期Analog CircuitsOp-Amp
A 1-V Process-Insensitive Current-Scalable Two-Stage Opamp With Enhanced DC Gain and Settling Behavior in 65-nm Digital CMOS Mohammad Taherzadeh-Sani and Anas A. Hamoui
提出一种低电压下工艺不敏感且电流可扩展的两级运放设计，通过伪共源共栅补偿和体偏置技术提升直流增益。
1-V 65-nm CMOS, 直流增益提升4倍（12 dB）, 单位增益频率提升40%, 相位裕度保持稳定
JSSC 2011第3期Other
A 100 MHz Ladder FeRAM Design With Capacitance-Coupled-Bitline (CCB) Cell
提出一种新型梯形FeRAM架构，采用电容耦合位线单元，解决干扰问题并提升读写速度。
100MHz, 10ns读写周期, 8ns访问时间, 150°C工作温度
JSSC 2011第3期Data ConvertersSAR ADC
A 21 fJ/Conversion-Step 100 kS/s 10-bit ADC With a Low-Noise Time-Domain Comparator for Low-Power Sensor Interface Seon-Kyoo Lee, Seung-Jin Park
本文提出了一种低功耗时间域比较器的10位ADC，采用差分多级VCDL技术，显著降低静态功耗。
0.18μm CMOS, 0.6V, 100kS/s, 1.3μW, 9.3 ENOB
JSSC 2011第3期RF & WirelessPLL
A 2.4 GHz Wideband Open-Loop GFSK Transmitter With Phase Quantization Noise Cancellation Pin-En Su, Student Member , IEEE
提出一种采用相位量化噪声消除技术的24 GHz宽带开环GFSK发射机
0.18μm CMOS, 2.4GHz, 20Mb/s GFSK, 3.2% rms误差, 34.5mA电流
JSSC 2011第3期Data ConvertersDAC
A Continuous Time Multi-Bit /1/6ADC Using Time Domain Quantizer and
提出一种基于PWM和TDC的三阶连续时间ΔΣ ADC，采用65nm CMOS工艺实现。
65nm CMOS, 10.5mW, 0.15mm², 68dB DR, 20MHz BW
JSSC 2011第3期Other
A Low-IF/Zero-IF Reconfigurable Analog Baseband IC With an I/Q Imbalance Cancellation Scheme Masaki Kitsunezuka, Takashi Tokairin
一款支持低中频/零中频可重构的模拟基带IC，具备自动I/Q不平衡消除功能。
55 dB图像抑制比，0.4–2.4 GHz工作频率范围，1.2-V供电，4.5–6.2 mA电流消耗
JSSC 2011第3期Other
A Sensing Noise Compensation Bit Line Sense Amplifier for Low V oltage
提出一种新型位线感测放大器，通过补偿数据模式依赖的感测噪声，显著降低噪声幅度。
81.5% 感测噪声幅度降低
JSSC 2011第3期Other
A Single-Chip 125-MHz to 32-GHz Signal Source in 018-22m SiGe BiCMOS
一款0.18μm SiGe BiCMOS工艺的单片信号源，覆盖125MHz至32GHz连续频率范围。
0.18μm SiGe BiCMOS, 284-498mW功耗, 1.05ps抖动, -117.6dBc/Hz相位噪声
JSSC 2011第3期Clocking & PLLsPLLClock Generation
A Wideband 3.6 GHz Digital /1/6Fractional-N PLL With Phase Interpolation Divider and Digital
提出了一种用于4G通信标准的宽带36 GHz数字分数N频率合成器，具有低分数杂散和高线性度。
3.0–3.6 GHz频率范围，40 MHz参考频率，40 Hz分辨率，104-dBc/Hz相位噪声，3.2 MHz最大环路带宽，80 mW功耗，0.4 mm²面积
JSSC 2011第3期RF & Wireless
A Wideband Receiver for Multi-Gbit/s Communications in 65 nm CMOS
65纳米CMOS工艺下实现宽带多千兆位通信的接收器设计
6.5 dB最大噪声系数，13 GHz带宽
JSSC 2011第3期RF & WirelessLNANeural Network Accelerator
An X- and Ku-Band Wideband Recursive Receiver MMIC With Gain-Reuse
本文提出了一种采用递归超外差拓扑的8-18 GHz宽带接收器，通过增益复用技术降低功耗。
0.13μm SiGe BiCMOS, 2.2V, 180mW, 53dB最大增益, 6.7-7.8dB噪声系数
JSSC 2011第3期Other
Associate Editor Retiring D R Sreedhar Natarajan is retiring after serving as an
IEEE JSSC期刊副主编D R Sreedhar Natarajan退休，感谢其在内存技术领域的贡献。
无
JSSC 2011第3期Digital Circuits
Comments and Corrections Correction to “A Power-Efficient 32 bit ARM Processor Using Timing-Error Detection and Correction for Transient-Error Tolerance and Adaptation to PVT Variation” David Bull, Shidhartha Das, Karthik Shivashankar, Ganesh S. Dasika, Krisztian Flautner, and David Blaauw In the above paper [1], Fig. 12 was printed incorrectly. The correct figure is shown below. We sincerely regret the error. Manuscript received January 28, 2011. Date of current version February 24
该论文更正了关于32位ARM处理器在瞬态误差容忍和PVT变化适应方面的功率效率图12的错误。
1 GHz工作频率, 65 mW功率目标
JSSC 2011第3期Other
FLIP-Q: A QCIF Resolution Focal-Plane Array for Low-Power Image Processing Jorge Fernández-Berni, Ricardo Carmona-Galán , Member , IEEE, and Luis Carranza-González
一款低功耗图像处理的QCIF分辨率焦平面阵列传感器
0.35μm CMOS, 2.7mW-5.6mW@30fps
JSSC 2011第3期Clocking & PLLs
High Power Terahertz and Millimeter-Wave Oscillator Design: A Systematic Approach Omeed Momeni, Student Member , IEEE
提出系统化设计高频高功率振荡器的方法，实现毫米波和太赫兹频率信号生成。
121 GHz, 104 GHz, 256 GHz, 482 GHz, 输出功率3.5 dBm至17 dBm
JSSC 2011第3期Other
MARCH 2011 VOLUME 46 NUMBER 3 IJSCBC ISSN 0018-9200 Associate
2011年IEEE JSSC期刊收录了多篇关于宽带接收器、毫米波振荡器设计等领域的论文。
65 nm CMOS, X- and Ku-Band, 125-MHz to 32-GHz
JSSC 2011第3期MemorySRAM
P-P-N Based 10T SRAM Cell for Low-Leakage and Resilient Subthreshold Operation C
提出一种基于P-P-N结构的10T SRAM单元，适用于低泄漏和亚阈值电压操作。
285 mV超低工作电压，16 Kb SRAM测试芯片
JSSC 2011第3期Digital CircuitsNeural Network Accelerator
Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Office at http:// www.uspto.gov. 7,782,139 August 24, 2010 Input Stage Inventors: Barrie Gilbert (Portland, OR) Assignee: Analog Devices, Inc. (Norwood, MA) Filed: May 6, 2008.
专利摘要涉及差分输入级和低压关断电路的设计。
无
JSSC 2011第4期Clocking & PLLsPLL
A 0.77 ps RMS Jitter 6-GHz Spread-Spectrum Clock Generator Using a Compensated Phase-Rotating Technique
本文提出了一种基于分数PLL的6GHz扩频时钟发生器，采用相位旋转技术实现低抖动性能。
6GHz时钟频率，RMS抖动0.77ps，功耗27.7mW，核心面积0.55x0.45mm²
JSSC 2011第4期Wireline I/O
A 10-Gb/s OEIC with Meshed Spatially-Modulated Photo Detector in 0.18- m CMOS Technology Shih-Hao Huang, Wei-Zen Chen, Y u-Wei Chang, and Y ang-Tung Huang
一款采用0.18微米CMOS工艺的10Gb/s全集成光接收机，包含新型网状空间调制光电探测器和高增益跨阻放大器。
6.9GHz带宽/29mA/W响应度/-6dBm灵敏度@10-12 BER
JSSC 2011第4期OtherNeural Interface
A 130- W, 64-Channel Neural Spike-Sorting DSP Chip V aibhav Karkare, Student Member , IEEE, Sarah Gibson , Student Member , IEEE, and Dejan Markovi ć, Member , IEEE
一款130μW 64通道神经尖峰排序DSP芯片，支持实时多通道无线神经信号处理。
130μW总功耗（64通道全开时功率密度30μW/mm²），数据率降低91.25%（11.71Mb/s→1.02Mb/s）
JSSC 2011第4期Wireline I/OHigh-Speed LinkEqualizer
A 6.25 Gb/s V oltage-Time Conversion Based Fractionally Spaced Linear Receive Equalizer for Mesochronous High-Speed Links Sanquan Song, Student Member , IEEE, and Vladimir Stojanovic´, Member , IEEE
提出基于电压-时间转换的分数间隔线性接收均衡技术，用于高速链路中的联合均衡与相位同步。
90nm CMOS, 1.2V, 6.25Gb/s, 3.6mW/Gb/s, >4bit线性度
JSSC 2011第4期Other
A 78.4 dB Photo-Sensitivity Dynamic Range, 285 T /10Hz Transimpedance Bandwidth Product BiCMOS Optical Sensor for Optical Storage Systems Nikˇsa Tadic´, Member , IEEE, Milena Zogovic´
介绍了一种用于光学存储系统的0.6μm BiCMOS技术光传感器，具有高动态范围和宽带宽。
78.4 dB动态范围, 285 TΩHz transimpedance带宽积, 463 MHz带宽, 9.1 mW功耗
JSSC 2011第4期RF & WirelessEqualizer
A 90 nm-CMOS, 500 Mbps, 3–5 GHz Fully-Integrated IR-UWB Transceiver With Multipath Equalization Using Pulse Injection-Locking for Receiver Phase Synchronization Changhui Hu, Student Member , IEEE, Rahul Khanna, Jay Nejedlo, Kangmin Hu , Student Member , IEEE
90nm CMOS工艺下实现的全集成IR-UWB收发器，采用脉冲注入锁定技术，无需CDR，支持500Mbps数据传输。
90nm CMOS, 500 Mbps, 35 GHz, 0.18 nJ/b @500Mbps, BER 10^-3 @10cm 125Mbps
JSSC 2011第4期Other
A Compact, Low-Power 40-GBit/s Modulator Driver With 6-V Differential Output Swing in 0.25- mS i G eB i C M O S Christian Knochenhauer, J.
一种采用改进击穿电压倍增器拓扑的低功耗40Gbits调制驱动器，具有6V差分输出摆幅。
0.25μm SiGe BiCMOS, 13dB差分增益, 33.7GHz带宽, 6Vpp差分输出, 1.35W功耗
JSSC 2011第4期RF & WirelessTransceiver
A Fully-Integrated 16-Element Phased-Array Receiver in SiGe BiCMOS for 60-GHz Communications
IBM 0.12μm SiGe BiCMOS工艺实现的16单元60GHz相控阵接收器，支持多Gb/s非视距通信。
6.8-dB噪声系数，10 dB至58 dB可编程增益，50-ns波束切换时间
JSSC 2011第4期OtherNeural Network Accelerator
A Linear Multi-Mode CMOS Power Ampli fier With Discrete Resizing and Concurrent P
采用离散重配置和并行组合变压器的线性多模CMOS功率放大器设计
0.18μm CMOS, 3.3V, 峰值输出31dBm/PAE34.8%
JSSC 2011第4期RF & Wireless
A Sub-100 W MICS/ISM Band Transmitter Based on Injection-Locking and Frequency Multiplication Jagdish Pandey, Student Member , IEEE, and Brian P . Otis , Senior Member , IEEE
提出一种基于注入锁定和频率倍增的低功耗MICS波段发射器，实现22%的全局效率。
90μW功耗, 400MHz频率, 20μW输出功率, 22%全局效率, 450pJ/bit能效, 204dB FOM
JSSC 2011第4期RF & Wireless
An All-Digital 12 pJ/Pulse IR-UWB Transmitter Synthesized From a Standard Cell Library Youngmin Park and David D. Wentzloff , Member , IEEE
本文介绍了一种全数字脉冲无线电超宽带（IR-UWB）发射机，采用标准单元实现并通过设计工具自动布局布线。
65nm CMOS, 3.1–5.0 GHz, 12 pJ/pulse, 50 Mb/s
JSSC 2011第4期OtherLNANeural Network Accelerator
An Inductor-Less Noise-Cancelling Broadband Low Noise Ampli fier With Composite T
提出一种无电感宽带低噪声放大器，采用NMOS/PMOS复合晶体管对降低噪声。
21 dB增益, 1.4-1.7 dB噪声, 18 mW功耗
JSSC 2011第4期Other
Associate Editor Retiring D R Jafar Savoj is retiring after serving as an Associ
IEEE JSSC期刊副编辑Jafar Savoj退休，感谢其卓越服务。
无
JSSC 2011第4期Analog Circuits
Comments and Corrections Correction to “An IF Bandpass Filter Based on a Low Distortion Transconductor” Ha Le-Thai, Huy-Hieu Nguyen, Hoai-Nam Nguyen, Hong-Soon Cho, Jeong-Seon Lee, and Sang-Gug Lee In the above paper [1], papers [2] and [3] on linearization techniques applying parallel structures should have been included as references. The authors would like to thank Professor A. S. Korotkov for pointing out this missing information. REFERENCES
对两篇论文的参考文献和公式错误进行更正
无
JSSC 2011第4期RF & WirelessESD
Design and Analysis of Low-V oltage Low-Parasitic ESD Protection for RF ICs in C
本文设计并优化了一种新型低寄生、超低触发电压的双向可控硅ESD保护结构及其交叉耦合超低触发ESD保护电路。
触发电压3.83V，噪声系数0.2dB，寄生电容150fF，响应时间100pS，CDM ESD保护能力7V/μm
JSSC 2011第4期Clocking & PLLsPLLVCO
Design of a Dual W- and D-Band PLL
设计了一个双W波段和D波段PLL，实现最高频率和最低相位噪声。
0.13-μm SiGe BiCMOS, 1.8V/2.5V/3.3V, 1.25W
JSSC 2011第4期Other
Digital Object Identifier 101109JSSC20112144930
该论文未提供摘要，无法进行概要总结。
无
JSSC 2011第4期RF & Wireless
Highly Linear RF CMOS V ariable Attenuators With Adaptive Body Biasing Ya n - Yu H u a n g, Student Member , IEEE
提出一种新型自适应体偏置方法，实现高线性度RF CMOS可变衰减器设计。
33 dB衰减范围，0.9–2.9 dB插入损耗，>9 dB回波损耗，>7.5 dBm IP1dB
JSSC 2011第4期Clocking & PLLs
Introduction to the Special Issue on the 2010 IEEE RFIC Symposium W ELCOME to th
2010年IEEE RFIC研讨会特刊，聚焦射频集成电路设计
35MHz带宽，100MHz-1GHz可调，93dBc/Hz@90GHz，87.5dBc/Hz@163GHz
JSSC 2011第4期Other
Key Aspects in Modeling of Thin Epi SOS Technology With Application of BSIMSOI J
该论文探讨了硅蓝宝石(SOS)技术的器件建模挑战及其在RF和低功耗应用中的优势。
40–50 GHz
JSSC 2011第4期Power Management
Staggered Gain for 100+ GHz Broadband Amplifiers Joohwa Kim, Student Member , IEEE, and James F. Buckwalter , Member , IEEE
采用交错调谐级联和达林顿反馈放大器实现100 GHz宽带放大器，具有低增益波动和群延迟。
0.12-μm SiGe BiCMOS, 2-V, 102 GHz带宽, 10 dB增益, 1.5-dB增益波动, <6 ps群延迟变化
JSSC 2011第4期Analog Circuits
Tunable High-Q N-Path Band-Pass Filters: Modeling and V erification Amir Ghaffari, Student Member , IEEE , Eric A. M. Klumperink , Senior Member , IEEE
提出一种可调谐高Q值N路径带通滤波器，适用于认知无线电等应用。
3dB带宽35MHz，调谐范围100MHz-1GHz，IIP3>14dBm，噪声系数3-5dB，功耗2-16mW
JSSC 2011第4期Other
Unipolar Organic Transistor Circuits Made Robust by Dual-Gate Technology Kris Myny, Student Member , IEEE, Monique J. Beenhakkers, Nick A. J. M. van Aerle, Gerwin H. Gelinck
双栅有机晶体管技术提升数字电路鲁棒性，实现更高反相器增益和噪声容限。
20V供电电压下噪声容限>6V(零负载)/1.4V(二极管负载)，99级环形振荡器级延迟2.27μs
JSSC 2011第5期MemoryDRAM
1-Tbytes 1-Gbit DRAM Architecture Using 3-D Interconnect for High-Throughput Com
提出基于3D互连和多核配置的1-Tbyte/s 1-Gbit DRAM架构，解决多核系统内存瓶颈。
45nm工艺, 51.6mm²芯片面积, 19.5W功耗, 51.3 Gbyte/s/W能效
JSSC 2011第5期Wireline I/O
53 Gbps Native 71704050524150Composite-Field AES-EncryptDecrypt Accelerator for
45nm CMOS工艺下的高性能AES加密解密硬件加速器，实现53 Gbps的AES-128性能
53/44/38 Gbps AES-128/192/256性能, 125 mW, 1.1 V, 50°C
JSSC 2011第5期Other
APRIL 2011 VOLUME 46 NUMBER 4 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2010 SY
IEEE JSSC 2011年4月特刊聚焦医疗SoC、脑机接口、生物医学传感器等前沿技术
45nm CMOS, 2Tb/s网络, 530Mpixels/s解码
JSSC 2011第5期Clocking & PLLs
A 0.55 V 10 fJ/bit Inductive-Coupling Data Link and 0.7 V 135 fJ/Cycle Clock Link With Dual-Coil
提出0.55V 10fJ/bit电感耦合数据链路和0.7V 135fJ/cycle时钟链路。
65nm CMOS, 0.55V/0.7V, 1.1Gb/s, 3.3GHz
JSSC 2011第5期RF & Wireless
A 112 Mb/s Full Duplex Remotely-Powered Impulse-UWB RFID Transceiver for Wireless NV-Memory Applications Michael Pelissier, Joni Jantunen
一款双频对称UWB-RFID收发器，支持高速无线非易失性存储应用。
0.13μm CMOS, 1.2V, 112.5 Mb/s
JSSC 2011第5期Data ConvertersFlash ADCNeural Network Accelerator
A 12-GS/s 81-mW 5-bit Time-Interleaved Flash ADC With Background Timing
本文提出了一种12-GS/s 5-bit时间交织闪存ADC，采用基于统计的背景时序偏差校准方案以提高高频动态性能。
12-GS/s, 5-bit, 81 mW, 1.1 V, 0.35 pJ/conversion-step
JSSC 2011第5期RF & WirelessTransceiverDRAM
A 250 mV 352 22W GPS Receiver RF Front-End in 130 nm CMOS
提出了一种250mV供电的GPS接收机射频前端，功耗仅为352μW，创下最低记录。
250mV, 352μW, 42dB增益, 7.2dB噪声系数, -112.4dBc/Hz相位噪声
JSSC 2011第5期Other
A 2 Tbs 6 4 Mesh Network for a Single-Chip Cloud Computer With DVFS in 45 nm CMO
45nm CMOS工艺下单芯片云计算机的2Tb/s 6x4网格网络设计
45nm CMOS, 1.1V, 2GHz, 550mW
JSSC 2011第5期Clocking & PLLs
A 300-GHz Fundamental Oscillator in 65-nm CMOS Technology
65nm CMOS工艺下实现300GHz基本振荡器，采用输出级反馈至核心的创新拓扑结构。
65nm CMOS, 0.8V, 3.7mW, 300GHz
JSSC 2011第5期MemoryDRAM
A 530 Mpixels/s 4096x2160@60fps H.264/A VC High Profile Video
该论文提出了一种支持QFHD视频解码的芯片设计，通过无损帧重压缩技术和部分MB重排序方案显著降低DRAM带宽需求。
4096x2160@60fps, 530 Mpixels/s, 58% DRAM功耗节省, 54%核心能耗节省
JSSC 2011第5期Wireline I/O
A 5 Gb/s Link With Matched Source Synchronous and Common-Mode
开发了一种5Gb/s源同步信号系统，采用新的时钟/数据偏差最小化技术，提高了高频传输抖动容忍度。
5Gb/s, TSMC 40nm LP CMOS
JSSC 2011第5期RF & WirelessLNA
A 65 nm CMOS Quad-Band SAW-Less Receiver SoC for GSM/GPRS/EDGE
设计了一款65nm CMOS四频段SAW-less接收器SoC，用于GSM/GPRS/EDGE，替代前端SAW滤波器。
65nm CMOS, 55mA电池电流, 灵敏度-110dBm, 1dB压缩点>+4dBm
JSSC 2011第5期OtherNeural Network Accelerator
A Battery-Powered Activity-Dependent Intracortical Microstimulation IC for Brain-Machine-Brain Interface Meysam Azin, Student Member , IEEE, David J. Guggenmos, Scott Barbay, Randolph J. Nudo
本文介绍了一种电池供电的实时脑内微刺激系统芯片，用于将神经信号转换为电刺激。
AMS 0.35μm CMOS, 1.5V, 94.5μA
JSSC 2011第5期Analog Circuits
A Biomedical Sensor Interface With a sinc Filter
一种用于生物医学应用的紧凑型低功耗数字辅助传感器接口，采用过采样和混合信号反馈技术。
0.18μm CMOS, 1.5V, 255nW-2.5μW
JSSC 2011第5期Data ConvertersTime-Interleaved ADCNeural Network Accelerator
A CMOS 6-Bit 16-GS/s Time-Interleaved ADC Using Digital Background
采用65nm CMOS工艺的6位16GS/s时间交织ADC，集成数字背景校准技术。
65nm CMOS, 1.5V, 16GS/s, 30.8dB SNDR, 435mW
JSSC 2011第5期MemorySRAM
A Large /27V/84/72/VDD Tolerant Zigzag 8T SRAM With Area-Efficient Decoupled Differential Sensing and Fast Write-Back Scheme Jui-Jen Wu, Y en-Huei Chen, Meng-Fan Chang, Po-Wei Chou, Chien-Y uan Chen, Hung-Jen Liao, Ming-Bin Chen, Y uan-Hua Chu, Wen-Chin Wu, and Hiroyuki Y amauchi , Member , IEEE
该论文提出了一种新型Zigzag 8T SRAM结构，在低电压下实现更快的读写速度和更小的面积。
430 mV (65nm 32Kb), 250 mV (65nm 4Kb), 230 mV (90nm 64Kb)
JSSC 2011第5期RF & Wireless
A Low Energy Injection-Locked FSK Transceiver With Frequency-to-Amplitude Conversion for Body
一种基于注入锁定分频器的低能耗FSK收发器，适用于无线体域网应用。
0.18μm CMOS, 0.7V, 5Mb/s, 420μW接收功耗, 700μW发射功耗
JSSC 2011第5期Clocking & PLLs
A Novel Variable Inductor Using a Bridge Circuit and Its Application to a 520 GH
提出一种新型桥式电路可变电感器，应用于10-20 GHz可调LC-VCO核心，实现低功耗和宽调谐范围。
10-20 GHz连续调谐范围，相位噪声-103至-84 dBc/Hz，功耗5.2至7.1 mW
JSSC 2011第5期mm-Wave
A Quad-Band GSM/GPRS/EDGE SoC in 65 nm CMOS
一款65nm CMOS工艺的四频段GSM/GPRS/EDGE SoC，集成射频、DSP、ARM及基带处理功能。
65nm CMOS, 接收模式49mA, 发射模式86/77mA, 灵敏度-110dBm
JSSC 2011第5期Data ConvertersPipeline ADC
A SAR-Assisted Two-Stage Pipeline ADC
提出一种SAR辅助的两级流水线ADC，实现低功耗、高分辨率和高速度。
12b 50 MS/s, ENOB 10.4b, 52 fJ/conversion-step
JSSC 2011第5期OtherDAC
An On-Chip Waveform Capturer and Application to Diagnosis of Power Delivery in S
一款片上波形捕获器，用于电源传输网络的诊断，实现50%以上的电源噪声减少。
65nm CMOS, 190V, 700MHz
JSSC 2011第5期RF & WirelessVCO
An Ultra-Wide Range Bi-Directional Transceiver With Adaptive Power Control Using Background Replica VCO
提出一种基于过程频率监测的自适应功率控制收发器，实现超宽频率范围的低功耗传输。
110nm CMOS, 0.05 to 3.4 Gb/s, 75% lower power consumption at 100 Mb/s
JSSC 2011第5期Other
Digital Object Identifier 101109JSSC20112131790
无摘要
JSSC 2011第5期Power ManagementBuck Converter
Interleaving Energy-Conservation Mode (IECM) Control in Single-Inductor Dual-Output (SIDO) Step-Down Converters With 91% Peak Efficiency Y u-Huei Lee, Student Member , IEEE , Y ao-Yi Y ang, Student Member , IEEE , Shih-Jung Wang, Student Member , IEEE
提出一种采用65nm技术的单电感双输出转换器，通过交错节能模式控制实现高效能量传输。
91%峰值效率，输出电压纹波减少50%
JSSC 2011第5期Other
Introduction to the Special Issue on the 2010 Symposium on VLSI Circuits T HIS i
2010年VLSI电路研讨会精选论文介绍，涵盖数字、存储、模拟及通信电路设计。
无
JSSC 2011第5期Clocking & PLLs
MAY 2011 VOLUME 46 NUMBER 5 IJSCBC ISSN 0018-9200 As s oc i a t e Ed it o r Re t
2011年IEEE JSSC期刊关于射频集成电路的专题论文，涵盖滤波器、PLL、功率放大器等设计
无具体数据
JSSC 2011第5期Digital Circuits
Microwatt Embedded Processor Platform for Medical System-on-Chip Applications Srinivasa R. Sridhara, Member , IEEE
一款适用于医疗SoC的微瓦级嵌入式处理器平台，采用ARM Cortex-M3，实现超低功耗运行。
28 fW/bit SRAM, 90% DC-DC效率, 100-nJ FFT
JSSC 2011第5期MemorySRAM
Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Scaled-Down High-Density SRAMs Koichi Takeda, Toshio Saito, Shinobu Asayama, Yoshiharu Aimoto, Hiroyuki Kobatake, Shinya Ito, Toshifumi Takahashi
开发多步字线控制技术结合分层单元SRAM架构，提升40纳米节点SRAM的稳定性和密度。
40nm节点，0.248μm²/50-cell，2.98 Mb/mm²，1.0V稳定操作，4ns访问时间
JSSC 2011第5期MemorySRAM
Tunable Replica Bits for Dynamic V ariation Tolerance in 8T SRAM Arrays Arijit R
提出可调谐复制位技术以减少8T SRAM阵列的动态变化容忍度保护带
16 KB 8T阵列，操作最小电压降低9%，阵列功耗降低7.5%
JSSC 2011第6期OtherBoost Converter
18 V Low-Transient-Energy Adaptive Program-V oltage Generator Based on
基于升压转换器的18V低瞬态能量自适应编程电压发生器，用于3D集成SSD。
18V输出, 功耗降低88%, 上升时间减少73%, 面积减少85%, NAND闪存总功耗降低68%
JSSC 2011第6期RF & Wireless
74 Gbs 68 mW Source Synchronous Receiver in 65 nm CMOS Masum Hossain Member IEE
65nm CMOS工艺下实现的高频抖动容忍接收器，支持74 Gb/s数据传输。
65nm CMOS, 74 Gb/s, 0.92 pJ/bit, 1.5 UI抖动容忍度
JSSC 2011第6期Other
A3 6 s Latency Asynchronous Frame-Free Event-Driven Dynamic-Vision-Sensor
提出一种128×128动态视觉传感器，可快速检测光照变化并捕捉高速运动物体。
128×128分辨率，10%最小光照对比度，3.6μs响应时间，10K转/秒物体捕捉能力
JSSC 2011第6期Medical & BioBiosignal
A6 0p W g C Continuous Wavelet Transform Circuit for Portable EEG Systems
本文提出了一种用于便携式脑电图系统的低功耗连续小波变换电路。
1V, 1-70 Hz带宽, 43 dB动态范围, 60 pW功耗
JSSC 2011第6期Power Management
A 10-MHz Green-Mode Automatic Recon figurable Switching Converter for DVS-Enabled VLSI Systems Chen Zheng, Student Member , IEEE
提出一种高效高频自动可重构开关转换器，适用于DVS VLSI系统。
130nm CMOS, 1.5V输入, 10MHz开关频率, 0.9-2.2V输出电压
JSSC 2011第6期Data ConvertersSAR ADC
A 10-bit, 40-MS/s, 1.21 mW Pipelined SAR ADC Using Single-Ended 1.5-bit/cycle
本文提出了一种面积高效的10位40MS/s流水线SAR ADC，采用单端1.5位/周期转换算法以减少比较器偏移影响。
10-bit, 40 MS/s, 55.1 dB SNDR, 71.5 dB SFDR, 1.21 mW
JSSC 2011第6期Other
A 100 pJ/bit, (32,8) CMOS Analog Low-Density Parity-Check Decoder Based on Margin Propagation Ming Gu, Student Member , IEEE
基于边际传播的模拟低密度奇偶校验解码器，实现能效与误码率的权衡优化
0.5μm CMOS, 100 pJbit, SNR > 3.5 dB
JSSC 2011第6期RF & WirelessTransceiver
A 102 Mbps Pulse Harmonic Modulation Based Transceiver for Implantable Medical D
提出了一种基于脉冲谐波调制的低功耗无线收发器，适用于植入式医疗设备的高带宽数据传输。
0.5μm CMOS, 1.8mm², 102 Mbps, BER <10^-3, 345 pJ/bit (1 cm), 8.85 pJ/bit (0 cm), 3 mW
JSSC 2011第6期Data ConvertersDAC
A 14 bit 200 MS/s DAC With SFDR 78 dBc, IM3 83 dBc and NSD 163 dBm/Hz Across the Whole Nyquist Band Enabled by Dynamic-Mismatch Mapping Y ongjian Tang, Joost Briaire, Kostas Doris , Robert van V eldhoven, Pieter C. W. van Beek, Hans Johannes A. Hegt , Senior Member , IEEE, and Arthur H. M.
提出动态失配映射技术的高性能14位200MS/s DAC，显著提升静态和动态性能。
14bit 200MS/s, SFDR 78dBc, IM3 83dBc, NSD -163dBm/Hz
JSSC 2011第6期Power ManagementDRAM
A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches Ki Chul Chun, Pulkit Jain, Jung Hwa Lee, and Chris H. Kim , Senior Member , IEEE
提出一种采用优先提升技术的3T增益单元嵌入式DRAM，用于提高读取裕度和数据保持时间。
0.9V, 2ns随机周期时间, 1.25ms数据保持时间, 91.3μW/Mb静态功耗
JSSC 2011第6期Analog Circuits
A CMOS 435-mW 22-dBm IIP3 Continuously Tunable Channel Select Filter for WLANWiM
提出一种低功耗高线性CMOS G-C信道选择滤波器，适用于WLAN/WiMAX接收器。
22 dBm IIP3, 40 dB HD3, 75 nV/√Hz输入噪声, 4.35 mW功耗
JSSC 2011第6期RF & WirelessPLL
A Charge-Domain Auto- and Cross-Correlation Based Data Synchronization Scheme With Power- and Area-Ef ficient PLL for Impulse Radio UWB Receiver
一种基于电荷域自相关和互相关的数据同步方案，用于低功耗IR-UWB接收器。
1.2V, 100Mb/s, 2.93mW, 29.3pJ/bit, 62.5ps同步步进
JSSC 2011第6期RF & WirelessClock Generation
A Frequency Synthesizer With Optimally Coupled QVCO and Harmonic-Rejection SSBmixer for Multi-Standard Wireless Receiver Deping Huang, Student Member , IEEE,W e i L i, Member , IEEE, Jin Zhou , Student Member , IEEE
本文提出了一种宽频带分数-N频率合成器，适用于多标准蜂窝和短距离无线通信接收器，覆盖1.8至6 GHz频段。
0.13μm CMOS, 1.86 mm², 35.6-52.62 mW
JSSC 2011第6期Medical & BioNeural Interface
A Micropower Low-Noise Neural Recording Front-End Circuit for Epileptic Seizure Detection Chengliang Qian, Student Member , IEEE
本文提出了一种用于癫痫快速波纹记录的微功耗低噪声神经前端电路。
0.6μm CMOS, 2.8V, 4.5μW
JSSC 2011第6期RF & Wireless
A Supply-Rail-Coupled eTextiles Transceiver for Body-Area Networks
本文提出了一种基于电子纺织品的收发器，用于体域网的高效通信与远程充电。
0.9V, 10Mb/s, 3.2pJ/bit, 96% power transfer efficiency
JSSC 2011第6期mm-Wave
A Wideband Millimeter-Wave Frequency Synthesis Architecture Using Multi-Order Harmonic-Synthesis and V ariable -Push Frequency Multiplication Mohammed M. Abdul-Latif , Student Member , IEEE, Mohamed M. Elsayed , Student Member , IEEE,a n d
提出一种基于多阶谐波生成的毫米波频率合成架构，实现宽频带覆盖。
5–32 GHz, 146% tuning range, -116 dBc/Hz @5GHz, -99 dBc/Hz @32GHz
JSSC 2011第6期Other
An 847–955 Mb/s 342–397 mW Dual-Path Fully-Overlapped QC-LDPC Decoder for WiMAX System in 0.13 mC M O S Bo Xiang, Dan Bao
一种用于WiMAX系统的双路径全重叠QC-LDPC解码器，具有高吞吐量和低功耗特性。
SMIC 0.13μm CMOS, 1.2V, 847-955 Mb/s, 342-397 mW
JSSC 2011第6期MemoryVCODRAM
An Energy Ef ficient Generator With Fast Ramp-Up Time for Mobile DRAM Kyu-Y oung Kim, Y onghwan Kim, Doo-Chan Lee, Y u-Ri Kang, Hoonki Kim
提出一种用于移动DRAM的高能效快速启动电压发生器
0.13μm CMOS, 1.2V供电, 3.0V输出, 47.8mW功耗, 24μs启动时间
JSSC 2011第6期mm-WaveNeural Network Accelerator
Analysis and Design of D-Band Injection-Locked
本文介绍了采用分布式LC技术的D波段（110-170 GHz）注入锁定分频器的分析与设计。
65nm CMOS, 1.1V, 6.27mW
JSSC 2011第6期RF & Wireless
Analysis and Design of Small-Signal Polar Transmitters for
分析并设计用于蜂窝应用的小信号极性发射机，解决电路缺陷提升性能。
65nm CMOS, 8PSK 400 kHz调制频谱64/63 dBc, RMS EVM 2.5/2.0%
JSSC 2011第6期Other
CMOS Silicon Physical Unclonable Functions Based on Intrinsic Process V ariability Stefano Stanzione
本文提出了一种极低功耗的混合信号CMOS集成电路，用于产品识别和防伪，实现了基于挑战响应方案的物理不可克隆功能。
90nm CMOS, 38μW功耗, 响应错误率小于0.1%
JSSC 2011第6期Other
Digital Object Identifier 101109JSSC20112157559
该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。
无
JSSC 2011第6期Other
JUNE 2011 VOLUME 46 NUMBER 6 IJSCBC ISSN 0018-9200 Ne w A s s o c i a te Edi t o
IEEE JSSC 2011年6月刊收录了多篇关于射频电路设计与分析的论文，涵盖蜂窝通信、毫米波频率合成、植入式医疗设备等领域。
无
JSSC 2011第6期Wireline I/OEqualizer
Low-Power CMOS Equalizer Design for 20-Gbs Systems
提出低功耗CMOS均衡器设计方法，用于20Gb/s系统。
20Gb/s, 40mW, 1V
JSSC 2011第6期OtherEnergy Harvesting
New Associate Editors I T IS with pleasure that I welcome Dr
IEEE JSSC期刊欢迎新副编辑加入编委会，他们在射频、毫米波IC系统、能量收集和高速串行链路系统等领域具有丰富经验。
无
JSSC 2011第6期Other
Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Of fice at http:// www.uspto.gov 7,863,943 Jan. 4, 2011 Sampling Device and Circuit Having a Single Voltage Supply Inventors: David Maes (Cupertino, CA) and Bharath Mandyam (Madison, WI)
本发明描述了一种使用单一电压供电的采样设备和电路，无需外部负电压或衰减电阻。
无
JSSC 2011第7期Data Converters
A0 . 1 2m m 7.4 W Micropower Temperature Sensor With an Inaccuracy of 0.2 C( 3 ) From 30 C to 125 C
设计了一种用于RFID应用的CMOS智能温度传感器，具有低功耗和高精度特性。
0.12mm²面积, 7.4μW功耗, ±0.2°C精度, 15mK分辨率, 10Hz转换率
JSSC 2011第7期RF & WirelessNeural Network Accelerator
A1 . 8 W6 0n V Hz Capacitively-Coupled Chopper Instrumentation Ampli fier in 65 nm CMOS for Wireless
65nm CMOS工艺下的低功耗高精度仪表放大器，适用于无线传感器节点。
1μV offset, 0.16% gain inaccuracy, 134dB CMRR, 120dB PSRR, NEF=3.3, 1.8μA@1V
JSSC 2011第7期Other
A2 . 2m A4 . 3m m ASIC for a 1000 /s 2-Axis Capacitive Micro-Gyroscope
一款用于双轴电容式微陀螺仪的ASIC设计，采用0.35μm HVCMOS工艺，面积4.3mm²，功耗2.2mA。
0.35μm HVCMOS, 3V, 2.2mA, 噪声0.028°/s/√Hz (z轴), 0.032°/s/√Hz (y轴)
JSSC 2011第7期Data ConvertersSAR ADC
A2 6 W 8 bit 10 MSs Asynchronous SAR ADC for Low
一款用于低能耗无线电的6nW待机功耗、8位10MS/s异步SAR ADC
90nm CMOS, 1V, 10.24MS/s, 7.77bit ENOB, 12fJ/step
JSSC 2011第7期RF & WirelessNeural Network Accelerator
ASIC Implementation of Soft-Input Soft-Output MIMO Detection Using MMSE Parallel
首次实现基于MMSE并行干扰消除的SISO MIMO检测ASIC，支持600 Mb/s峰值数据率。
90 nm CMOS, 600 Mb/s峰值数据率
JSSC 2011第7期Image Sensors
A 160 120-Pixels Range Camera With In-Pixel Correlated Double Sampling and Fixed-Pattern
一款用于飞行时间3D成像的160x120像素CMOS传感器，具有像素内相关双采样和固定模式噪声降低功能。
160x120像素，458 fps（2D模式），80 fps（3D模式），10 cm精度（1米距离），175 mA电流消耗
JSSC 2011第7期Data ConvertersPipeline ADC
A 24 GSs Single-Channel 313 dB SNDR at Nyquist Pipeline ADC in 65 nm CMOS
本文介绍了一种采用65nm CMOS工艺的2.4 GS/s高速单通道流水线ADC。
65nm CMOS, 2.4 GS/s, 31.3 dB SNDR@Nyquist
JSSC 2011第7期RF & WirelessLNA
A 2x2 MIMO Tri-Band Dual-Mode Direct-Conversion CMOS Transceiver for Worldwide W
一款适用于WiMAX和WLAN的全集成130nm CMOS 2x2 MIMO三频双模收发器
噪声系数3.6-6.2dB，PLL相位噪声0.5-0.95rms度
JSSC 2011第7期RF & WirelessLNA
A 40 nm CMOS 0.4–6 GHz Receiver Resilient to Out-of-Band Blockers
一款40纳米CMOS工艺的高线性软件定义无线电接收器，具有出色的带外干扰抑制能力。
40nm CMOS, 2.5V, 0.046GHz-6GHz, 10dBm OOB IIP, 70dBm calibrated IIP, 3dB NF
JSSC 2011第7期RF & Wireless
A 5 Mbs UWB-IR Transceiver Front-End for Wireless Sensor Networks in 013 mC M O
本文介绍了一种工作在7.25-8.5 GHz频段的超宽带脉冲无线电收发前端，具有高能效和抗干扰能力。
0.13μm CMOS, 13 pJ/脉冲, 190 pJ/比特, 4.2 mW
JSSC 2011第7期RF & Wireless
A 65-nm CMOS Temperature-Compensated Mobility-Based Frequency Reference for Wireless Sensor Networks Fabio Sebastiano, Student Member , IEEE ,L u c i e n J . B r e e m s, Senior Member , IEEE
65nm CMOS工艺下基于电子迁移率的温度补偿频率参考源
150kHz, 0.2mm², 42.6μA@1.2V
JSSC 2011第7期Data Converters
A 7 mW 20 MHz BW Time-Encoding Oversampling Converter Implemented in a 0.08 mm 65 nm CMOS Circuit
本文提出了一种新型时间编码过采样转换器，采用65纳米CMOS工艺，实现低功耗高性能ADC设计。
63dB动态范围, 61dB峰值SNDR, 20MHz带宽, 7mW功耗
JSSC 2011第7期Other
A Flip-Chip-Packaged 25.3 dBm Class-D Outphasing Power Ampli fier in 32 nm CMOS for WLAN Application
32nm CMOS工艺下实现的2.4 GHz逆变器型D类功率放大器，具有高效率和良好线性度。
峰值功率25.3 dBm，系统效率35%，OFDM平均功率19.6 dBm，效率21.8%
JSSC 2011第7期RF & WirelessSAR ADCNeural Network Accelerator
A Fully-Integrated, Short-Range, Low Data Rate FM-UWB Transmitter in 90 nm CMOS Nitz Saputra and John R. Long , Member , IEEE
本文介绍了一种90纳米CMOS工艺下实现的3-5 GHz频段全集成FM-UWB发射机。
900 μW功耗，9 nJ/bit能效，100 kbits/s数据传输率
JSSC 2011第7期Clocking & PLLsNeural Network Accelerator
A Low-Power High-PSRR Clock-Free Current-Controlled Class-D Audio Ampli fier Joselyn Torres, Student Member , IEEE , Adrian Colli-Menchi , Student Member , IEEE
提出一种低功耗、高PSRR、无时钟的电流控制D类音频放大器，采用积分滑模控制实现稳健操作和最小稳态误差。
82 dB PSRR, >90 dB SNR, 0.02% THD+N, 90 dBc PS-IMD, 410 mW输出功率, 84%峰值效率
JSSC 2011第7期RF & WirelessPLL
A Low Phase Noise, Wideband and Compact CMOS PLL for Use in a Heterodyne 802.15.3c Transceiver David Murphy, Student Member , IEEE, Qun Jane Gu
一款用于802.15.3c外差收发器的低相位噪声宽带紧凑型CMOS PLL
相位噪声优于-97.5 dBc/Hz@1 MHz，功耗和面积优于现有技术
JSSC 2011第7期RF & WirelessVCO
A TX VCO for WCDMA/EDGE in 90 nm RF CMOS
90nm RF CMOS工艺实现的TX VCO，覆盖2.55-5.75GHz频段，满足WCDMA/EDGE相位噪声要求。
90nm CMOS, 1.2V, 19mA, 3.7GHz, -dBc/Hz@20MHz
JSSC 2011第7期Analog Circuits
Active-RC Filters Using the Gm-Assisted OTA-RC Technique Siva V . Thyagarajan, Student Member , IEEE
提出Gm辅助OTA-RC技术，结合Gm-C和主动RC积分器，提升线性度和速度，同时保持低噪声和功耗。
20 MHz带宽，0.18μm CMOS工艺
JSSC 2011第7期RF & WirelessEnergy Harvesting
An Electro-Magnetic Energy Harvesting System With 190 nW Idle Mode Power Consumption for a BAW Based Wireless Sensor Node Hannes Reinisch, Student Member , IEEE , Stefan Gruber ,S t u d e n tM e m b e r ,I E E E, Hartwig Unterassinger,S t u d e n tM e m b e r ,I E E E, Martin Wiess flecker, Günter Hofer
开发了一种电磁能量收集系统，用于无线传感器节点供电，空闲模式功耗仅190 nW。
0.13μm CMOS, 190 nW idle mode, 5.4 dBm transmitter output, 19.7 dBm input power
JSSC 2011第7期OtherSRAMProcessor/CPU
An Energy-Ef ficient
一种用于可穿戴传感器节点的节能生物医学信号处理平台
EEG和EKG应用能效提升10.2和11.5倍
JSSC 2011第7期Medical & Bio
An Integrated Stimulator With DC-Isolation and Fine Current Control for Implanted
本文设计了一种用于三极电极的集成神经刺激器，具有直流隔离和精细电流控制功能。
4位粗调步进100μA，4位微调步进6.25μA，电荷效率约90%
JSSC 2011第7期Other
Digital Object Identifier 101109JSSC20112160313
该论文未提供摘要，无法进行概要总结。
无
JSSC 2011第7期Other
Digital Object Identifier 101109JSSC20112160318
无摘要
JSSC 2011第7期Other
Digital Object Identifier 101109JSSC20112160320
无摘要提供，无法生成概要
无
JSSC 2011第7期Other
I n tr o du c t io n t o th e S pe c i a l I s s ue on t h e 3 6t h Eu r o p e a
IEEE JSSC期刊特刊介绍第36届欧洲固态电路会议（ESSCIRC）的精选论文。
65nm CMOS, 1.8W, 60nV/√Hz
JSSC 2011第7期Other
Introduction to the Special Issue on the 36th European Solid-State Circuits Conference (ESSCIRC)
IEEE JSSC特刊收录2010年ESSCIRC会议精选论文，涵盖模拟电路、数字电路等传统主题及能量收集、生物医学电路等新兴领域。
20MHz带宽
JSSC 2011第7期Power Management
Monolithic Capacitive DC-DC Converter With Single Boundary–Multiphase Control and V oltage Domain Stacking in 90 nm CMOS
本文提出了一种采用单边界多相控制技术的单片集成电容式DC-DC转换器，具有高效和小型化特点。
输出功率150mW，峰值效率77%，满载效率74%
JSSC 2011第8期Clocking & PLLsVCO
AUGUST 2011 VOLUME 46 NUMBE R 8 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2010
2010年IEEE JSSC特刊聚焦集成电路会议的多篇论文，涵盖VCO、功率放大器等设计创新。
475mV, 4.9GHz, -136dBc/Hz相位噪声
JSSC 2011第8期Data ConvertersDelta-Sigma ADCPLL
A 0.7-to-3.5 GHz 0.6-to-2.8 mW Highly Digital Phase-Locked Loop With Bandwidth Tracking Wenjing Yin, Student Member , IEEE, Rajesh Inti , Student Member , IEEE,A m r E lshazly, Student Member , IEEE, Brian Y oung, Student Member , IEEE, and Pavan
一种采用线性比例路径和双积分路径的数字锁相环，实现低抖动、宽操作范围和低功耗。
0.7 GHz至3.5 GHz操作范围，2.5 GHz时功耗1.6 mW，长期r.m.s抖动1.6 ps，峰值抖动11.6 ps
JSSC 2011第8期Clocking & PLLsVCO
A 4-Port-Inductor-Based VCO Coupling Method for Phase
提出基于四端口电感的VCO耦合技术以降低相位噪声
12.8GHz, 116dBc/Hz@1MHz, 31.4%调谐范围, FOM 184/194
JSSC 2011第8期Clocking & PLLsVCO
A 475 mV , 4.9 GHz Enhanced Swing Differential Colpitts VCO With Phase Noise of -136 dBc/Hz at a 3 MHz
一种新型增强摆幅差分Colpitts VCO，适用于低压操作，振荡超出电源电压和地。
4.9 GHz, 1.9-3 mW, 400-500 mV, -132.6 to -136.2 dBc/Hz @3MHz
JSSC 2011第8期Data Converters
A 5-MHz 11-Bit Self-Oscillating /6/1Modulator With a Delay-Based Phase Shifter in 0.025 mm /50 Bart
该论文提出了一种5MHz带宽、11位精度的自振荡ΔΣ调制器，采用基于延迟的相位偏移器设计。
5MHz带宽, 11位精度, 850MHz时钟频率, 66dB动态范围, 6mW功耗
JSSC 2011第8期Power ManagementBuck Converter
A 5-MHz 91 Peak-Power-Efficiency Buck Regulator With Auto-Selectable Peak- and V
本文提出了一种采用自动选择峰值和谷值电流控制方案的高效降压调节器，适用于便携式应用。
5 MHz, 500 mA, 91% peak power efficiency, 1 μH off-chip inductor
JSSC 2011第8期Data ConvertersSAR ADCDAC
A 550-/22W 10-b 40-MS/s SAR ADC With Multistep Addition-Only Digital Error Correction Sang-Hyun Cho, Student Member , IEEE, Chang-Kyo Lee , Student Member , IEEE
提出了一种采用多步仅加法数字误差校正的10位异步SAR ADC，提升了转换速度。
CMOS 0.13μm, 1.2V, 40MS/s
JSSC 2011第8期RF & WirelessEqualizerNeural Network Accelerator
A 6-Gbs MIMO Crosstalk Cancellation Scheme for High-Speed IOs
提出了一种2-6 Gb/s连续时间MIMO串扰消除架构，显著提升信号完整性。
0.03 mm², 2.8 mW/Gbps/lane
JSSC 2011第8期Other
An Efficient Mixed-Signal 2.4-GHz Polar Power Amplifier in 65-nm CMOS Technology Debopriyo Chowdhury,M e m b e r ,I E E E,L u Y e, Student Member , IEEE
65nm CMOS工艺下高效2.4GHz极性功率放大器，集成LO分配网络和数字驱动，峰值效率44%。
65nm CMOS, 1V, 21.8dBm峰值输出功率, 44%效率
JSSC 2011第8期Other
An Inside Body Power and Bidirectional Data Transfer IC
设计了一种仅需三根线的体内外IC模块对，实现高效能量传输和双向数据通信。
90.2%能效（2.84mW负载），MB/s级双向数据传输
JSSC 2011第8期RF & Wireless
CMOS Technology Scaling Considerations for Multi-Gbps Optical Receivers With Integrated
探讨CMOS技术缩放对多Gbps光接收器的影响及新机遇
65nm CMOS, 10+ Gbps
JSSC 2011第8期Clocking & PLLsVCO
Design and Analysis of V aractor-Less Interpolative-Phase-Tuning Millimeter-Wave LC Oscillators with Multiphase Outputs Sujiang Rong and Howard C. Luong , Senior Member , IEEE
提出无变容插值相位调谐毫米波振荡器设计，实现宽调谐范围与高相位精度
50GHz: 103.7dBc/Hz@1MHz, 127.8dBc/Hz@10MHz, 6.8%调谐范围; 60GHz: 95.5dBc/Hz@1MHz, 120.6dBc/Hz@10MHz, 9%调谐范围
JSSC 2011第8期Other
Digital Object Identifier 101109JSSC20112161835
该论文未提供摘要，无法进行概要总结。
无
JSSC 2011第8期Data ConvertersFlash ADC
Exploiting Combinatorial Redundancy for Offset Calibration in Flash ADCs Gokce K
利用组合冗余技术校准Flash ADC中的偏移误差，提升制造后的校准效率。
8-bit, 1.5 GS/s, 37 db SNDR, 35 mW总功耗
JSSC 2011第8期Power Management
Fully-Integrated On-Chip DC-DC Converter With a 450X
本文提出一种高效全集成片上DC-DC转换器，支持450倍输出功率范围。
峰值效率77%（8°C），正常条件下74.5%，输出功率范围0.6mW至266mW
JSSC 2011第8期Wireline I/OEqualizer
Fully Digital Transmit Equalizer With Dynamic Impedance Modulation Ranko Sredojević, Student Member , IEEE, and Vladimir Stojanovi ć,M e m b e r ,IEEE
该论文提出了一种全数字传输均衡器，采用动态阻抗调制技术，实现了高能效的信号传输。
4 Gb/s, 2 pJ/bit, 100 mV接收眼图
JSSC 2011第8期Clocking & PLLs
Introduction to the Special Issue on the 2010 IEEE
2010年IEEE CICC精选论文，涵盖RF/无线、高速I/O及模拟/混合信号领域创新技术。
90%效率，2.84mW负载
JSSC 2011第8期Data ConvertersPipeline ADC
SHA-Less Pipelined ADC With In Situ Background Clock-Skew Calibration Pingli Huang, Student Member , IEEE , Szukang Hsien, Victor Lu, Peiyuan Wan, Seung-Chul Lee, Student Member , IEEE
一种无专用前端采样保持放大器的10位100MS/s流水线ADC，采用背景时钟偏移校准技术。
10位, 100MS/s, 12.2mW, 0.26mm², 71dB SFDR, 55dB SNDR
JSSC 2011第9期RF & WirelessLNA
A 046-mm 4-dB NF Uni fied Receiver Front-End for Full-Band Mobile TV in 65-nm CMO
65纳米CMOS工艺下实现的全频段移动电视接收前端，具有低噪声和高线性度。
65nm CMOS, 1.2/2.5V, 4dB NF, 17-35dB增益范围, 32/3.4dBm IIP2/IIP3
JSSC 2011第9期Power ManagementDACTDC
A 0.8 ps DNL Time-to-Digital Converter With 250 MHz Event Rate in 65 nm CMOS for Time-Mode-Based Modulator Mohamed M. Elsayed , Student Member , IEEE , Vijay Dhanasekaran ,M e m b e r ,I E E E
提出一种65nm CMOS工艺下的08 ps DNL时间数字转换器，适用于250 MHz事件率。
65nm CMOS, 250 MHz event rate, 5.66 mW, 0.006 mm²
JSSC 2011第9期Clocking & PLLsVCO
A 122-GHz SiGe-Based Signal-Generation Chip Employing a Fundamental-Wave Oscillator With Capacitive Feedback Frequency-Enhancement Martin Jahn, Student Member , IEEE,H e r b e r t K n a p p, Member , IEEE
本文介绍了一种基于SiGe技术的122GHz信号生成芯片，采用基本波振荡器和电容反馈结构实现高频振荡和宽调谐范围。
输出频率122GHz，调谐范围16GHz，相位噪声-95dBc/Hz@1MHz偏移
JSSC 2011第9期Data ConvertersCMOS Image Sensor
A 240-frames/s 2.1-Mpixel CMOS Image Sensor With Column-Shared Cyclic ADCs Seunghyun Lim, Jimin Cheon , Student Member , IEEE, Y
一款低功耗、高帧率的CMOS图像传感器，采用列共享循环ADC架构
240帧/s, 2.1百万像素, 90μW/通道, 500M像素/s, 300mW总功耗
JSSC 2011第9期Clocking & PLLsClock Generation
A 5-GHz Direct Digital Frequency Synthesizer Using an Analog-Sine-Mapping Technique in 0.35- mS i G eB i C M O S Ching-Y uan Y ang, Member , IEEE,J u n - H o n g W e n g, Student Member , IEEE, and Hsuan-Y u Chang
采用模拟正弦映射技术的5GHz直接数字频率合成器，具有低谐波和高能效。
0.35μm SiGe BiCMOS, 3.3V, 5GHz, 460mW, SFDR>48dBc
JSSC 2011第9期RF & WirelessEnergy HarvestingNeural Network Accelerator
A 90-nm CMOS Threshold-Compensated RF Energy Harvester Giuseppe Papotto
90纳米CMOS工艺下基于阈值自补偿的高效射频能量收集器设计
90nm CMOS, 1.2V, -24dBm输入功率(4μW), 1MΩ负载
JSSC 2011第9期Power ManagementBuck Converter
A 90–240 MHz Hysteretic Controlled DC-DC Buck Converter With Digital Phase Locked Loop Synchronization Pengfei Li, Student Member , IEEE
提出一种基于数字锁相环的高频滞环控制DC-DC降压转换器，实现宽输出电压范围内的恒定工作频率。
90-240MHz, 33%-80%输出转换范围, 80%效率@180MHz, 40ns负载响应, <25mV纹波
JSSC 2011第9期Digital CircuitsCMOS Image Sensor
A Programmable Vision Chip Based on Multiple Levels of Parallel Processors Wancheng Zhang
提出一种基于多级并行处理器的可编程视觉芯片，集成CMOS图像传感器与SIMD处理器，支持多层次图像处理。
128x28图像传感器, 128 A/D转换器, 32x128处理单元, 32个8位行处理器
JSSC 2011第9期Other
A Scalable Shield-Bitline-Overdrive Technique for Sub-1.5 V Chain FeRAMs
提出一种用于亚15V链式FeRAM的可扩展屏蔽位线过驱动技术，通过130nm测试芯片验证，显著提升信号窗口。
130nm工艺, 0.7191μm单元, 576Kb容量, 1.3V操作电压, 信号窗口提升100mV
JSSC 2011第9期RF & WirelessDRAMNeural Network Accelerator
A Single-Loop SS-LMS Algorithm With Single-Ended Integrating DFE Receiver for Multi-Drop DRAM Interface Hyung-Joon Chi, Jae-Seung Lee, Seong- Hwan Jeon, Seung-Jun Bae, Y oung-Soo Sohn
采用单环LMS算法的3.8 Gb/s单端积分DFE接收器，用于多通道DRAM接口。
0.18um CMOS, 3.8 Gb/s
JSSC 2011第9期Digital CircuitsNeural Network Accelerator
A Single-Temperature Trimming Technique for MOS-Input Operational Ampli fiers Achieving 0.33 V/ CO f f s e tD r i f t
提出一种基于单温度测量的MOS输入运算放大器偏移和漂移校准技术
最大偏移漂移0.33°C (3σ), 工作温度范围0°C至100°C
JSSC 2011第9期RF & Wireless
Analog/RF Built-in-Self-Test Subsystem for a Mobile Broadcast Video Receiver in 65-nm CMOS
描述了一种嵌入在65纳米移动广播视频接收器中的内置自测试子系统，用于执行模拟和射频测量。
65nm CMOS
JSSC 2011第9期Memory
Array Architecture for a Nonvolatile 3-Dimensional Cross-Point Resistance-Change Memory
研究三维交叉点阵列结构，用于电阻变化非易失性存储器，提升比特密度并减少漏电流。
104 ns随机访问时间，61.2 mW功耗
JSSC 2011第9期Other
Crosstalk-Aware PWM-Based On-Chip Links With Self-Calibration in 65 nm CMOS
本文提出两种基于PWM的串扰感知信号技术，用于高效能片上全局总线。
65nm CMOS, 5mm on-chip links, 15%性能提升, 46%峰值能耗降低, 25%平均能耗降低, 2X漏电降低
JSSC 2011第9期Power Management
Design Techniques for Fully Integrated Switched-Capacitor DC-DC Converters
本文提出全集成开关电容DC-DC转换器的设计技术，旨在提高效率和功率密度。
32相交错转换器，0.5V–1.2V输出，79.76%效率，0.86 W/mm功率密度
JSSC 2011第9期Clocking & PLLsClock Generation
Frequency-Hopped Quadrature Frequency Synthesizer in 013- m Technology
本文提出了一种基于次谐波注入锁定的快速跳频正交频率合成器架构，适用于Wireless-USB/WiMedia标准。
锁定时间小于2.5 ns，相位噪声114 dBc/Hz@1 MHz偏移，正交精度优于0.5度，功耗14.5 mW
JSSC 2011第9期Clocking & PLLs
Frequency Tuning of Wide Temperature Range CMOS LC VCOs
提出一种新型频率调谐方案，实现宽温度范围内低相位噪声的CMOS LC VCO工作。
无
JSSC 2011第9期Other
Generation of Accurate Reference Current for Data Sensing in High-Density Memories by Averaging Multiple Pairs of
提出通过多对虚拟单元电流平均生成精确参考电流的方法，提升高密度存储器数据感知性能。
无
JSSC 2011第9期MemorySRAM
Improvement of Read Margin and Its Distribution by Mismatch Self-Repair in 6T-SR
提出一种6T-SRAM失配自修复方案，通过局部电子注入提升读取裕量及其分布。
SNM提升20%，最小读取裕量提升70%，读取裕量分布减少20%
JSSC 2011第9期Other
New Associate Editor I AM pleased to welcome Dr Dejan Markovi ć to the Journals
欢迎Dejan Markovi ć博士加入IEEE JSSC期刊编委会，他在数字电路、系统和信号处理领域具有广泛的专业知识。
无
JSSC 2011第9期Other
SEPTEMBER 2011 VOLUME 46 NUMBER 9 IJSCBC ISSN 0018-9200 Ne w A s s o c i a te Ed
2011年9月IEEE JSSC期刊收录了多篇关于射频与模拟电路设计的论文，涵盖线性化、能量收集、信号生成等技术。
65nm CMOS, 122-GHz信号生成, 0.13-μm技术
JSSC 2011第9期RF & WirelessPhased Array
Transmitter Linearization by Beamforming
通过波束成形实现毫米波发射机线性化，提升效率与线性度。
65nm CMOS, 60-GHz, 16QAM输出9.7 dBm, 11%效率
JSSC 2011第10期MemorySRAM
5T SRAM With Asymmetric Sizing for Improved Read
提出一种5T SRAM单元，通过不对称尺寸设计提升读取稳定性。
45 nm, 0.7 V写入, 0.5 V读取无错误
JSSC 2011第10期Power ManagementSRAMDRAM
A0 . 5VO p e r a t i o n Loss Compensated DRAM Word-Line Booster Circuit for Ultra-Low Power VLSI Systems Shuhei Tanakamaru, Student Member , IEEE
提出一种0.5V低功耗高速DRAM字线升压电路，升压至1.4V仅需3时钟周期。
0.18μm CMOS, 0.5V-1.4V, 60pJ
JSSC 2011第10期Wireline I/ONeural Network Accelerator
A2 . 4 - V 60-Gb/s CMOS Driver With Digitally V ariable Amplitude and Pre-Emphasis Control at Multiple Peaking
一款支持数字可调幅度和预加重的60Gb/s CMOS驱动器设计与验证
60Gb/s, 54dB增益, 12.2mW/Gb/s能效, 10dB回波损耗
JSSC 2011第10期Data ConvertersDelta-Sigma ADCNeural Network Accelerator
A 06-V 82-dB 286- W Continuous-Time Audio Delta-Sigma Modulator
设计了一种低电压低功耗的四阶单比特连续时间Delta-Sigma调制器，适用于音频应用。
0.13μm CMOS, 0.6V, 28.6μW, 82dB DR, 79.1dB SNDR
JSSC 2011第10期MemorySRAM
A 4.4 pJ/Access 80 MHz, 128 kbit V ariability Resilient SRAM With Multi-Sized Sense Amplifier Redundancy Vibhu Sharma
开发了一种超低能耗的128 kbit 6T SRAM，适用于无线传感器应用。
90nm LP CMOS, 4.4 pJ/access, 80 MHz
JSSC 2011第10期Data ConvertersNeural Network Accelerator
A Miniature 2 mW 4 bit 1.2 GS/s Delay-Line-Based ADC in 65 nm CMOS Y ahya M. Tousi, Member , IEEE
提出一种基于延迟线的高速4位12GS/s ADC，采用65nm CMOS工艺，功耗2mW。
4位12GS/s, 1.2V, 2mW, SNDR 20.4dB
JSSC 2011第10期Digital CircuitsSRAM
A Scalable Massively Parallel Processor for Real-Time Image Processing Takashi K
高性能可扩展大规模并行SIMD处理器，用于实时图像处理，具有高能效和小面积特点。
191 GOPS, 310 GOPS/W, 31.6 GOPS/mm²
JSSC 2011第10期Power ManagementBoost Converter
A Wide-Load-Range Constant-Charge-Auto-Hopping Control Single-Inductor-Dual-Output Boost Regulator With Minimized Cross-Regulation Xiaocheng Jing, Student Member , IEEE, Philip K. T. Mok , Senior Member , IEEE,a n d M i n gC h a kL e e
提出一种新型单电感双输出升压稳压器，采用恒定电荷自动跳频控制技术，实现宽负载范围下的高效稳定输出。
输入电压1.8V-2.4V，输出电压3.0V-3.6V，最大驱动能力400mA-600mA，峰值效率91.6%
JSSC 2011第10期Other
An Array-Based Odometer System for Statistically Significant Circuit
提出一种基于阵列的里程表系统，用于高效统计老化测量，重点关注BTI和HCI应力。
频率偏移测量分辨率0.07%
JSSC 2011第10期RF & Wireless
An Ultra-Low V oltage Low-Noise High Linearity 900-MHz Receiver With Digitally C
一种0.6V供电、高线性度、低噪声的900MHz CMOS接收机，采用数字校准干扰消除技术。
0.6V, 900MHz, 56.4dB增益, 5dB噪声系数, 9.8dBm IIP3, 21.4dBm IIP2, 26.4mW功耗
JSSC 2011第10期RF & WirelessVCO
An Ultra-Wideband Impulse-Radio Transceiver Chipset Using Synchronized-OOK Modulation
一种基于同步OOK调制的超宽带脉冲无线电收发芯片组，采用环形振荡器时钟实现低功耗同步与解调。
60/66 dBm灵敏度, 2.9/3.9 nJ/bit能效, 1 Mbps数据率, 249 pJ/bit发射能耗
JSSC 2011第10期Other
Capacitively Coupled Non-Contact Probing Circuits for Membrane-Based Wafer-Level Simultaneous Testing Mutsuo Daito, Y oshiro Nakata, Satoshi Sasaki, Hir oyuki Gomyo, Hideki Kusamitsu, Y oshio Komoto
提出一种电容耦合非接触探针电路，用于膜基晶圆级测试，具有低功耗和高灵敏度。
1.2V 90nm, 1Gbps, 0.5mW RX core功耗
JSSC 2011第10期Analog Circuits
Design and Analysis of a Self-Oscillating Class D Audio Amplifier Employing a Hysteretic Comparator
设计并分析了一种采用迟滞比较器的三阶自激振荡D类音频放大器。
0.7μm CMOS, 116.5 dB动态范围, 0.0012% THD+N, 125 mW@8Ω, 84%效率@1W
JSSC 2011第10期RF & WirelessLNAmm-Wave PA
Design and Analysis of a W-Band SiGe Direct-Detection-Based Passive Imaging Receiver Leland Gilreath, Student Member , IEEE
介绍了一种基于0.18μm SiGe BiCMOS工艺的W波段直接检测无源成像接收器前端设计。
20-43 MV/W响应度，26 GHz带宽，200 mW功耗，0.4 K NETD
JSSC 2011第10期Other
Digital Object Identifier 101109JSSC20112170121
无摘要提供，无法生成概要。
无
JSSC 2011第10期Other
Digital Object Identifier 101109JSSC20112170122
无摘要提供，无法生成概要
无摘要提供，无法确定关键性能指标
JSSC 2011第10期RF & WirelessNeural Network Accelerator
Digitally Assisted IIP2 Calibration for CMOS Direct-Conversion Receivers
提出一种数字辅助自校准技术，提升直接转换接收器的二阶输入截点性能。
IIP2 >60 dBm, 转换增益38.5 dB, 噪声系数2.6 dB, IIP3 17.6 dBm, 15 mA@1.5V
JSSC 2011第10期Clocking & PLLs
InP HBT IC Technology for Terahertz Frequencies: Fundamental Oscillators Up to 0.57 THz
开发0.25微米InP HBT IC技术，支持太赫兹频段（0.3-3 THz）振荡器设计。
0.25μm InP HBT, 800GHz fT, 4V BVCEO, 输出功率6.2-19.2 dBm
JSSC 2011第10期Other
Introduction to the Special Section on the 32nd Annual IEEE Compound
IEEE JSSC特刊介绍2010年化合物半导体集成电路研讨会，涵盖GaAs、InP、GaN等材料及硅基技术进展。
无
JSSC 2011第10期Other
Metamorphic HEMT MMICs and Modules Operating Between 300 and 500 GHz Axel Tessmann, Arnulf Leuther, V olker Hurm, Ingmar Kallfass, Hermann Massler, Michael Kuri, Markus Riessle, Martin Zink, Rainer Loesch, Matthia s Seelmann-Eggebert
开发300-500GHz频段的亚毫米波单片集成电路和模块，用于新一代传感器和高速无线通信系统。
460GHz放大器、440GHz倍频器、500GHz放大器
JSSC 2011第10期Data Converters
Ne w A s s o c i a te Edi t or U M oo n 2447 I n tr o du c t io n t o th e S
IEEE JSSC期刊论文合集，涵盖多种固态电路技术研究
0.8mW, 5-bit, 250MS/s, 20MHz带宽
JSSC 2011第10期Other
OCTOBER 2011 VOLUME 46 NUMBER 10 IJSCBC ISSN 0018-9200 SPECIAL SECTION ON THE 32
IEEE JSSC期刊2011年10月特刊聚焦化合物半导体集成电路技术
300-500GHz频段操作, 0.57THz振荡器, 100Gb/s以上传输速率
JSSC 2011第10期MemoryDRAM
Simultaneous Reverse Body and Negative Word-Line Biasing Control Scheme for Leakage Reduction of DRAM Dong-Su Lee, Y oung-Hyun Jun, and Bai-Sun Kong
提出一种实时控制反向体偏压和负字线偏压的方案，以减少DRAM的漏电流。
数据保留时间提升60%
JSSC 2011第10期Data ConvertersDAC
Ultrahigh-Speed Low-Power DACs Using InP HBTs for Beyond-100-Gb/s/ch Optical
介绍两种基于InP HBT的超高速低功耗6位DAC，用于超100Gb/s/ch光传输系统。
32 GS/s, 1.4W; 28 GS/s, 0.95W, 0.53 pJ/step
JSSC 2011第11期Other
06056711 2
无摘要，无法提供概要。
无
JSSC 2011第11期Clocking & PLLsHigh-Speed Link
250 Mbps5 Gbps Wide-Range CDR With Digital V ernier Phase Shifting and Dual-Mode
提出一种采用数字游标移相和双模控制的宽范围CDR，支持250 Mbps至5 Gbps速率。
0.13μm CMOS, 1.2V, 5 Gbps, BER<10^-12
JSSC 2011第11期RF & Wireless
A2 . 3 W Wireless Intraocular Pressure/Temperature Monitor Yi-Chun Shih, Student Member , IEEE, Tueng Shen, and Brian P . Otis , Senior Member , IEEE
设计了一种用于连续眼内压监测的超低功耗无线压力/温度传感设备。
2.3 μW @1.5V, 电容和温度标准偏差分别为1.4 fF和0.4°C
JSSC 2011第11期RF & Wireless
A 024-nJbit Super-Regenerative Pulsed UWB Receiver in 018- mC M O S
采用超再生架构的0.18μm CMOS脉冲超宽带接收器，功耗0.24nJ/bit。
0.18μm CMOS, 1.5V, 10Mbps, 0.24nJ/bit, 灵敏度-66/-61dBm
JSSC 2011第11期Data Converters
A 08-mW 5-bit 250-MSs Time-Interleaved Asynchronous Digital Slope ADC
提出一种异步数字斜率ADC架构，实现高速低功耗5-bit模数转换
5-bit 250MS/s 0.8mW 1V
JSSC 2011第11期Data ConvertersSAR ADC
A 12-bit, 45-MS/s, 3-mW Redundant Successive- Approximation-Register Analog-to-Digital Converter With
提出一种亚基数2冗余架构SAR ADC，通过数字校准技术提升性能并降低功耗。
12-bit, 45 MS/s, 3.0 mW, 1.2V, 0.06 mm²
JSSC 2011第11期Data ConvertersDelta-Sigma ADCDAC
A 20-MHz Bandwidth Continuous-Time Sigma-Delta Modulator With Jitter Immunity Improved Full Clock Period SCR (FSCR) DAC and High-Speed DW A Jun-Gi Jo, Student Member , IEEE, Jinho Noh, and Changsik Y oo , Member , IEEE
采用0.13微米CMOS工艺实现20MHz带宽连续时间ΣΔ调制器，通过全时钟周期开关电容电阻DAC提升时钟抖动免疫性。
63.9dB峰值信噪失真比, 68dB动态范围, 58mW功耗@1.2V
JSSC 2011第11期MemorySRAM
A 250 mV 8 kb 40 nm Ultra-Low Power 9T Supply Feedback SRAM SF-SRAM Adam Teman S
提出一种新型9T SRAM单元，通过电源反馈技术实现250mV超低电压工作
8kb容量，40nm工艺，工作电压250mV-1.1V
JSSC 2011第11期Other
A 280-GHz Schottky Diode Detector in 130-nm Digital CMOS
130纳米CMOS工艺中实现的280GHz肖特基二极管探测器阵列
250 V/W响应度, 33 pW/Hz噪声等效功率, 1.6 mW功耗
JSSC 2011第11期MemorySRAM
A 28 nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues Y uichiro Ishii
提出一种检测双端口SRAM最差工作电压的电路技术，显著提升测试效率。
28nm CMOS, 512-kb DP-SRAM
JSSC 2011第11期Wireline I/OEqualizer
A 2 Gb/s 5.6 mW Digital LOS/NLOS Equalizer for the 60 GHz Band Ji-Hoon Park,S t u d e n tM e m b e r ,I E E E
设计了一种用于60 GHz频段的数字LOS/NLOS均衡器，支持2 Gb/s数据传输，功耗56 mW。
65nm CMOS, 2 Gb/s, 5.6 mW
JSSC 2011第11期Clocking & PLLsDRAM
A 30 GbsLink 22 Tbsmm Inductively-Coupled Injection-Locking CDR for High-Speed D
提出一种30 Gb/s/链路的2.2 Tb/s/mm电感耦合高速DRAM接口，采用注入锁定CDR技术提升速度。
30 Gb/s/link, 2.2 Tb/s/mm
JSSC 2011第11期OtherNeural Network Accelerator
A 65 nm Gate-Level Pipelined Self-Synchronous FPGA for High Performance and V ariation Robust Operation Benjamin Devlin, Student Member , IEEE
65nm自同步FPGA，门级流水线设计，适应PVT变化，最高频率4.07GHz。
65nm CMOS, 1.2V, 2.97GHz
JSSC 2011第11期Other
A 90 nm CMOS V-Band Low-Noise Active Balun With Broadband Phase-Correction Technique
90纳米CMOS工艺下采用宽带相位校正技术的V波段低噪声有源巴伦设计
63GHz下电压增益17.6dB，噪声系数8.6dB，功耗19mW@1.4V
JSSC 2011第11期Data Converters
A Digitally Corrected 5-mW 2-MSs SC ADC in 025- m CMOS With 94-dB SFDR
提出一种数字校正方案，显著降低SC ADC功耗，实现94dB SFDR。
5 mW, 2 MS/s, 94 dB SFDR, 75 dB SNDR
JSSC 2011第11期MemorySRAM
A Digitized Replica Bitline Delay Technique for Random-V ariation-Tolerant Timing Generation of SRAM Sense Ampli fiers Y usuke Niki
提出数字化复制位线延迟技术，降低SRAM时序随机变化影响。
0.6V, 40nm CMOS, 时序变化减少41%, 周期时间减少20%
JSSC 2011第11期Power ManagementPLLTDC
A Distributed Oscillator Based All-Digital PLL With a 32-Phase Embedded Phase-to-Digital Converter
本文提出了一种基于旋转行波振荡器的4GHz全数字锁相环，具有宽带宽和低噪声特性。
4 GHz, 108 dBc/Hz相位噪声, 78 MHz参考频率, 1 MHz环路带宽
JSSC 2011第11期Clocking & PLLsPLLClock Generation
A Low Phase Noise Quadrature Injection Locked Frequency Synthesizer for MM-Wave Applications Ahmed Musa, Student Member , IEEE, Rui Murakami, Takahiro Sato
提出一种低相位噪声的60 GHz正交注入锁定频率合成器，适用于毫米波应用。
相位噪声低于-95 dBc/Hz@1 MHz, 功耗80 mW, 1.2 V电源
JSSC 2011第11期Data ConvertersDelta-Sigma ADC
A Quadrature Bandpass Continuous-Time Delta-Sigma Modulator for a Tri-Mode GSM-E
一款采用功率缩放技术和正交失配消除器的三模GSM-EDGE/UMTS/DVB-T低中频接收机正交带通连续时间ΔΣ调制器
81/61.2/60.9 dB SNDR, 270kHz/5MHz/8MHz带宽, 4.9/8.9/12.1 mW功耗
JSSC 2011第11期Analog CircuitsBandgap Reference
A Single-Trim CMOS Bandgap Reference With a Inaccuracy of 015 From 40 C to 125 C
一种仅需单次修调即可在-40°C至125°C范围内实现0.15%精度的CMOS带隙基准源。
0.15% inaccuracy, 55μA@1.8V, 0.12mm²
JSSC 2011第11期RF & Wireless
A Sub-mW All-Digital Signal Component Separator With Branch Mismatch Compensation for OFDM LINC Transmitters Tsan-Wen Chen, Ping-Y uan Tsai, Jui-Y uan Y u
提出了一种用于OFDM LINC发射机的亚毫瓦全数字信号分量分离器，集成分支失配补偿。
90nm CMOS, 0.5V, 100MHz, 8-bit分辨率, 0.06mm²
JSSC 2011第11期MemorySRAM
Characterization of Dynamic SRAM Stability in 45 nm CMOS
45纳米CMOS动态SRAM稳定性分析与优化
45 nm CMOS
JSSC 2011第11期RF & WirelessLNA
Fully Integrated Switch-LNA Front-End IC Design in CMOS: A Systematic Approach for WLAN
展示了一种用于802.11b/g收发器的全集成前端IC，集成了蓝牙功能。
3.3V电源, 0.64mm²面积, 1.5dB噪声系数, 7.0dBm IIP3, 7.0mA电流消耗
JSSC 2011第11期Other
Introduction to the Special Section on the 2010 Asian Solid-State Circuits Conference (A-SSCC2010)
2010年亚洲固态电路会议精选论文，探讨电子设备与社会的共生关系。
无
JSSC 2011第11期Data ConvertersDelta-Sigma ADCOp-Amp
Low-OSR Over-Ranging Hybrid ADC Incorporating Noise-Shaped Two-Step Quantizer
提出一种采用噪声整形两步量化器的低过采样率混合ADC，实现高阶噪声整形且设计复杂度低。
1.56 MHz带宽(8x OSR), 2.6 mW模拟功耗, 1.2 V模拟电源电压, 78 dB动态范围, 75 dB SNDR
JSSC 2011第11期Power Management
Minimized Transient and Steady-State Cross Regulation in 55-nm CMOS Single-Inductor Dual-Output (SIDO) Step-Down DC-DC Converter Yu - H u e i L e e, Student Member , IEEE, Tzu-Chi Huang , Student Member , IEEE, Y ao-Yi Y ang, Student Member , IEEE, Wen-Shen Chou
提出一种55nm CMOS单电感双输出降压转换器，有效降低稳态和瞬态交叉调节。
55nm CMOS, 1.44mm², 91%峰值效率
JSSC 2011第11期Other
Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Of fice at http://www.uspto.gov. 7,910,992 March 22, 2011 Vertical MOSFET With Through-Body Via for Gate Inventors: Ahmad Ashrafzadeh (Morgan Hill, CA) Assignee: Maxim Integrated Products, Inc. (Sunnyvale, CA) Filed: July 15, 2008.
提出一种具有贯穿体通孔的垂直MOSFET结构，用于提高功率芯片性能。
无
JSSC 2011第11期Other
Rail-to-Rail, Linear Hot-Electron Injection Programming of Floating-Gate V oltage Bias Generators at 13-Bit Resolution Chenling Huang
提出一种线性热电子注入技术，简化编程过程，实现超过13位精度的浮动栅电压编程。
编程精度大于13位，注入速率可控范围0.1至4.1V
JSSC 2011第11期Data ConvertersPipeline ADC
Zero-Crossing Detector Based Recon figurable
提出基于零交叉检测器的可重构模拟系统，实现高效能ADC和滤波器设计。
65nm CMOS, 1.92mW, 50MSPS, ENOB 8.02bit, FOM 150fJ/conversion-step
JSSC 2011第12期RF & Wireless
113 Gbps CMOS SONET Compliant Transceiver for Both RZ and NRZ
一款支持RZ和NRZ格式的11.3 Gbps CMOS SONET收发器
17 ps上升/下降时间, 0.25 ps/114/109/115RJ, 2 ps/112/112 DJ, 5 mVpp-diff RX输入灵敏度, 0.54 UI高频抖动容限
JSSC 2011第12期Other
2011 Index IEEE Journal of Solid-State Circuits V ol 46 This index covers all te
2011年IEEE固态电路期刊索引，涵盖2011年所有文章及往年评论或修正内容。
无
JSSC 2011第12期Power ManagementBuck Converter
20 22A to 100 mA DCDC Converter With 28-42 V Battery Supply for
45nm CMOS工艺下实现2.8-4.2V电池供电的20A至100mA DC-DC降压转换器。
峰值效率75% at 20A, 87.4% at 12mA (PFM), 87.2% at 53mA (PWM)
JSSC 2011第12期RF & WirelessTransceiver
87-Band BPSK and QPSK Transceivers With Costas-Loop Carrier Recovery in 65-nm CM
65纳米CMOS工艺下87GHz频段的BPSK和QPSK收发器设计，采用Costas环载波恢复技术。
65nm CMOS, 1.2V, 2.5Gb/s, BER <10^-12
JSSC 2011第12期Clocking & PLLsPLLVCO
A 04-to-3 GHz Digital PLL With PVT Insensitive Supply Noise Cancellation Using D
一种采用PVT不敏感电源噪声消除技术的0.4-3 GHz数字锁相环
0.4-3 GHz, 1.0V, 2.65mW@1.5GHz, 50ps峰峰值抖动
JSSC 2011第12期Clocking & PLLsNeural Network Accelerator
A 0.5-to-2.5 Gb/s Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range and Improved Input Duty-Cycle Error Tolerance Rajesh Inti, Student Member , IEEE, Wenjing Yin , Student Member , IEEE, Amr Elshazly , Student Member , IEEE, Naga Sasidhar, and Pavan
一种无参考、高数字化的半速率时钟数据恢复电路，具有改进的输入占空比误差容忍度。
0.5-2.5 Gb/s, 6.1 mW @ 2 Gb/s, 1.2V
JSSC 2011第12期Other
A 10:4 MUX and 4:10 DEMUX Gearbox LSI for 100-Gigabit
首款基于65nm CMOS技术的100-Gigabit以太网齿轮箱LSI，功耗降低75%。
25-Gb/s接口功耗14 mW/Gb/s，最小输入灵敏度34.4mV（峰峰值）
JSSC 2011第12期RF & WirelessEqualizer
A 1.0625 14.025 Gb/s Multi-Media Transceiver With Full-Rate Source-Series-Terminated Transmit Driver and Floating-Tap Decision-Feedback Equalizer in 40 nm CMOS Freeman Zhong, Shaolei Quan, Wing Liu, Pervez Aziz, Tai Jing, Jen Dong, Chintan Desai, Hairong Gao, Monica Garcia, Gary Hom, Tony Huynh, Hiroshi Kimura, Ruchi Kothari, Lijun Li, Cathy Liu, Scott Lowrie, Kathy Ling, Amaresh Malipatil, Ram Narayan, Tom Prokop
一款14.025 Gb/s多媒体收发器，采用片上Rx AC耦合与基线漂移校正技术。
40 nm CMOS, 410 mW, 14.025 Gb/s
JSSC 2011第12期Power ManagementBuck-Boost
A 1.2-A Buck-Boost LED Driver With On-Chip Error Averaged SenseFET-Based Current Sensing Technique Sachin Rao, Student Member , IEEE, Qadeer Khan , Student Member , IEEE, Sarvesh Bang, Damian Swank, Arun Rao
提出一种高效LED驱动电路，采用误差平均senseFET电流检测技术，提升效率13%。
1.2A LED电流，效率提升13%，精度<2.8%，峰值效率90.7% (600mA)/86% (1200mA)
JSSC 2011第12期Data ConvertersDAC
A 12-Bit 1.25-GS/s DAC in 90 nm CMOS With /6270 dB SFDR up to 500 MHz Wei-Hsin Tseng, Chi-Wei Fan
采用90nm CMOS工艺的12位125GS/s DAC，通过DRRZ操作和紧凑电流单元设计提升动态性能。
12位分辨率，125GS/s采样率，SFDR>70dB@500MHz，DNL 0.5LSB，INL 1.2LSB，128mW功耗
JSSC 2011第12期Wireline I/O
A 12.5+12.5 Gb/s Full-Duplex Plastic Waveguide Interconnect Satoshi Fukuda, Yasufumi Hino, Sho Ohashi, Takahiro Takeda, Hiroyuki Yamagishi, Satoru Shinke
展示了一种基于塑料波导的新型互连解决方案，实现全双工12.5 Gb/s数据传输。
40nm CMOS, 57/80 GHz载频, 0.41mm²面积, 140mW功耗, 12.5Gb/s全双工
JSSC 2011第12期Data ConvertersSAR ADCTime-Interleaved ADC
A 480 mW 2.6 GS/s 10b Time-Interleaved ADC With 48.5 dB SNDR up to Nyquist in 65 nm CMOS
本文介绍了一种65nm CMOS工艺下的64倍交织10位2.6 GS/s SAR ADC，采用分层交织结构和开环缓冲阵列。
65nm CMOS, 1.2/1.3/1.6V, 2.6 GS/s, 10b, 48.5 dB SNDR
JSSC 2011第12期Data ConvertersNeural Network Accelerator
A 4 GHz Continuous-Time /1/6ADC With 70 dB DR and 74 dBFS THD in 125 MHz BW
一款4 GHz连续时间ΔΣ ADC，采用45 nm-LP CMOS工艺，实现70 dB动态范围和74 dBFS THD。
45 nm-LP CMOS, 1.1/1.8 V, 260 mW, 70 dB DR, 74 dBFS THD, 125 MHz BW
JSSC 2011第12期RF & Wireless
A 60-GHz 16QAM/8PSK/QPSK/BPSK Direct-Conversion Transceiver for IEEE802.15.3c
一款65nm CMOS工艺的60GHz直接转换收发器，支持多种调制模式，实现高速无线通信。
65nm CMOS, 1.2V/1.0V, 8Gb/s (QPSK), 11Gb/s (16QAM), 186mW (Tx), 106mW (Rx)
JSSC 2011第12期RF & Wireless
A 60 GHz Antenna-Referenced Frequency-Locked Loop in 013 22m CMOS for Wireless S
本文提出了一种60 GHz频率锁定环，用于无线传感器网络，集成了片上贴片天线。
0.13μm CMOS, 59.34 GHz, 29.6 mW
JSSC 2011第12期RF & WirelessPower Amplifier
A 65-nm CMOS Fully Integrated Transceiver Module for 60-GHz Wireless HD Applications Alexandre Siligaris, Olivier Richard, Baudouin Martineau, Christopher Moune t, Fabrice Chaix, Romain Ferragut, Cedric Dehos, Jérôme Lanteri
65nm CMOS工艺集成60GHz无线HD收发模块，支持3.8Gbps传输。
65nm CMOS, 3.8 Gbps, 454 mW (RX), 1090 mW (TX)
JSSC 2011第12期RF & WirelessPhased Array
A 65 nm CMOS 4-Element Sub-34 mWElement 60 GHz Phased-Array Transceiver Maryam T
65纳米CMOS工艺实现的低功耗60 GHz相控阵收发器，每单元功耗低于34 mW。
65 nm CMOS, 1.2 V, 24 dB增益, 6.8 dB噪声系数, 4.5 dBm输出功率
JSSC 2011第12期mm-Wave
A Broadband mm-Wave and Terahertz Traveling-Wave Frequency Multiplier on CMOS Omeed Momeni, Student Member , IEEE
提出一种基于CMOS工艺的宽带毫米波和太赫兹行波倍频器，实现高谐波功率输出。
220 GHz至275 GHz工作频率，244 GHz时输出功率-6.6 dBm (0.22 mW)，转换损耗11.4 dB
JSSC 2011第12期Other
A Current-Feedback Instrumentation Amplifier With a Gain Error Reduction Loop and 0.06% Untrimmed
提出一种具有增益误差减少环的高精度电流反馈仪表放大器，适用于微弱信号处理。
0.7μm CMOS, 5V, 290μA, 0.06%增益误差, 5ppm INL
JSSC 2011第12期Clocking & PLLsVCO
A Low-Noise Quadrature VCO Based on Magnetically Coupled Resonators and a Wideband Frequency Divider at Millimeter Waves Ugo Decanis, Student Member , IEEE , Andrea Ghilioni , Student Member , IEEE , Enrico Monaco, Student Member , IEEE
基于磁耦合谐振器的低噪声正交VCO，支持毫米波无线片上处理
56–60.4GHz可调频率，1MHz偏移相位噪声<-95dBc/Hz，1.5°相位误差，22mA@1V
JSSC 2011第12期RF & WirelessPLLVCO
A Low-Power GSM/EDGE/WCDMA Polar Transmitter in 65-nm CMOS Michael Youssef
65nm CMOS工艺实现低功耗多模极性发射机，采用线性化VCO和两点注入PLL技术。
WCDMA模式下42/58-dBc ACLR(5/10MHz), 159-dBc/Hz接收带噪声, 2.9% EVM@0dBm, 40mA@3.6V
JSSC 2011第12期RF & Wireless
A Low-Power Process-Scalable Super-Heterodyne Receiver With Integrated High-/81Filters
一种采用集成高Q滤波器的低功耗超外差接收器，适用于多模应用。
NF 2.8 dB, IIP3 -8.4 dBm, 12 mA电流, 0.76 mm²面积
JSSC 2011第12期Analog Circuits
A Multifrequency Passive Sensing Tag With On-Chip Temperature Sensor and Off-Chip Sensor Interface Using EPC HF and UHF RFID Technology Hannes Reinisch, Student Member , IEEE , Martin Wiess flecker, Student Member , IEEE , Stefan Gruber, Student Member , IEEE, Hartwig Unterassinger , Student Member , IEEE, Günter Hofer, Michael Klamminger
提出一种多频无源传感标签，集成片上温度传感器和片外传感器接口，支持远程供电。
输入功率10.3/7.9 dBm @900MHz
JSSC 2011第12期RF & Wireless
A SAW-Less GSM/GPRS/EDGE Receiver Embedded in 65-nm SoC
一款65纳米CMOS工艺的四频GSM/GPRS/EDGE接收器，无需外部SAW滤波器，满足ETSI标准。
65nm CMOS, 110dBm灵敏度, 58.9mA功耗
JSSC 2011第12期RF & Wireless
A Switched-Capacitor RF Power Amplifier Sang-Min Y oo, Member , IEEE, Jeffrey S. Walling , Senior Member , IEEE, Eum
一种采用开关电容技术的全集成EER/Polar架构射频功率放大器。
最大输出功率25.2 dBm，PAE 45%；802.11g OFDM信号下EVM 2.6%，平均输出功率17.7 dBm，PAE 27%
JSSC 2011第12期Clocking & PLLsCDR
A TDC-Less 7 mW 2.5 Gb/s Digital CDR With Linear Loop Dynamics and Offset-Free Data Recovery Wenjing Yin, Student Member , IEEE, Rajesh Inti , Student Member , IEEE, Amr Elshazly , Student Member , IEEE, Mrunmay Talegaonkar, Student Member , IEEE , Brian Young , Student Member , IEEE , and Pavan
一种无TDC的7mW 25Gbs数字CDR，采用混合模拟/数字相位检测实现线性环路动态和零偏移数据恢复。
0.13μm CMOS, 1.2V, 2.5Gb/s时功耗7mW, 抖动5.7ps rms
JSSC 2011第12期Data Converters
A Third-Order DT /1/6Modulator Using Noise-Shaped Bi-Directional Single-Slope Quantizer
提出一种基于双斜率ADC的新型模数转换器，通过改进放电相位实现三阶噪声整形。
0.18μm CMOS, 1.5V, 50MHz采样速度, 78dB SNDR, 2.9mW功耗
JSSC 2011第12期Data ConvertersPipeline ADC
An 800 MS/s Dual-Residue Pipeline ADC in 40 nm CMOS Davide V ecchi, Jan Mulder, Frank M. L. van der Goes, Jan R. Westra
40nm CMOS工艺下实现800 MS/s采样率的12位双残差流水线ADC，峰值SNDR达59dB。
40nm CMOS, 1V/2.5V双电源, 1.2V差分输入, 800MS/s, 59dB SNDR, 105mW
JSSC 2011第12期Data ConvertersDAC
An 8.5 mW Continuous-Time /1/6Modulator With 25 MHz Bandwidth Using Digital Background DAC Linearization to Achieve 63.5 dB SNDR and 81 dB SFDR John G. Kauffman, Student Member , IEEE
一款采用数字背景校准技术的85mW连续时间ΔΣ调制器，带宽25MHz。
90nm CMOS, 1.2V, 500MS/s, SNDR 63.5dB, SFDR 81dB
JSSC 2011第12期Data ConvertersEqualizer
An Adaptation Engine for a 2x Blind ADC-Based CDR in 65 nm CMOS Behrooz Abiri
提出一种基于自适应引擎的盲采样ADC接收器，用于恢复5Gb/s信号
5 Gb/s, 13 dB衰减, 320 mV垂直开口, 192 mW功耗
JSSC 2011第12期Clocking & PLLsPLL
DECEMBER 2011 VOLUME 46 NUMBER 12 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 201
2011年IEEE JSSC特刊聚焦固态电路会议，涵盖多项模拟电路创新设计。
560fs集成抖动，4.5mW功耗
JSSC 2011第12期Data Converters
Digital Approaches to ISI-Mitigation in High-Resolution Oversampled Multi-Level D/A Converters
提出一种新的数字信号处理方法，用于在过采样多级DAC中同时抑制ISI和静态失配误差。
45 nm CMOS, 3.072 MHz
JSSC 2011第12期Other
Digital Object Identifier 101109JSSC20112176997
无摘要提供，无法生成概要。
无
JSSC 2011第12期Power Management
Introduction to the Special Issue on the 2011 IEEE International Solid-State
2011年IEEE国际固态电路会议精选论文特刊介绍
102 dBc/Hz相位噪声，560fs总绝对抖动，2.92 GHz至4.05 GHz调谐范围，70 Hz分辨率
JSSC 2011第12期RF & WirelessPhased Array
Spatial Interferer Rejection in a Four-Element Beamforming Receiver Front-End With a Switched-Capacitor V ector Modulator Michiel C. M. Soer , Student Member , IEEE , Eric A. M. Klumperink , Senior Member , IEEE
一种1-4GHz四元件相控阵接收前端，通过空域干扰抑制实现波束成形。
1-4GHz, 20dB干扰抑制
JSSC 2011第12期Clocking & PLLsPLL
Spur-Free Multirate All-Digital PLL for Mobile Phones in 65 nm CMOS
提出一种新型多速率全数字锁相环(ADPLL)架构，具备无杂散特性，适用于65纳米CMOS工艺的移动电话。
65nm CMOS, 1.2V, 32mA电流消耗, 0.35mm²面积
JSSC 2011第12期Analog Circuits
True Filterless Class-D Audio Amplifier
介绍了一种采用标准0.25微米CMOS技术的无滤波器D类音频放大器，具有高效率和低谐波失真。
0.25微米CMOS, 1.2W输出功率, 103dB SNR, 57%/48%/37%效率, 3.1W最大输出功率(1% THD)