JSSC 2008 — ISSCC & JSSC 知识库

JSSC 2008第1期Memory

2 Mb SPRAM (SPin-Transfer Torque RAM) With Bit-by-Bit Bi-Directional Current Write and Parallelizing-Direction

1.8V 2Mb SPRAM芯片采用0.2μm逻辑工艺，实现低功耗非易失性存储

2Mb容量, 1.8V, 100ns写入时间, 40ns访问时间

JSSC 2008第1期RF & Wireless

3-D Capacitive Interconnections With Mono- and Bi-Directional Capabilities

基于电容耦合的无线互连方案为3D系统集成提供单向和双向传输能力

1.7 GHz时钟信号传输, 420 ps传播延迟, 22 Mb/s吞吐量, 0.08 pJ/b能耗

JSSC 2008第1期RF & Wireless

A 0.14 pJ/b Inductive-Coupling Transceiver With Digitally-Controlled Precise

实现了一种低能耗电感耦合收发器，能耗降低20倍，数据传输速率达1 Gb/s。

0.11 pJ/b (发射), 0.03 pJ/b (接收), 1 Gb/s

JSSC 2008第1期MemorySRAM

A 1.1 GHz 12 /22A/Mb-Leakage SRAM Design in 65 nm Ultra-Low-Power CMOS Technology With Integrated Leakage Reduction for

65nm超低功耗CMOS技术下设计的高频低漏电SRAM宏单元

65nm CMOS, 1.2V-0.5V, 1.1GHz@1.2V, 250MHz@0.7V, 12A/Mb漏电

JSSC 2008第1期Wireline I/O

A 1.9 Gb/s 358 mW 16–256 State Reconﬁgurable Viterbi Accelerator in 90 nm CMOS

一款90nm CMOS工艺下可重构Viterbi加速器，支持16-256状态，最高2.35 Gb/s数据速率。

90nm CMOS, 1.3V, 1.9 Gb/s (32-state), 2.35 Gb/s (1.7V)

JSSC 2008第1期MemorySRAM

A 256 kb 65 nm 8T Subthreshold SRAM Employing Sense-Ampliﬁer Redundancy

65 nm CMOS工艺下，采用8T位单元和冗余感放技术实现最低350 mV工作电压的256 kb SRAM。

256 kb, 65 nm CMOS, 350 mV, 2.2 μW leakage power

JSSC 2008第1期MemorySRAM

A 45-nm Bulk CMOS Embedded SRAM With Improved Immunity Against Process and

提出一种45nm体CMOS嵌入式SRAM，通过改进辅助电路增强工艺和温度变化的抗扰性。

45nm CMOS, 1.0V, 512-Kb SRAM, 0.245μm²/0.327μm² 6-T cell

JSSC 2008第1期Clocking & PLLsVCO

A 600 /22W BAW-Tuned Quadrature VCO Using Source

一款基于0.13μm CMOS工艺的BAW调谐正交压控振荡器，采用新型源极退化耦合机制实现低功耗高性能。

2.1 GHz, 600μW@1V, -143.5dBc/Hz@1MHz, FOM 212.1dB

JSSC 2008第1期MemorySRAM

A 65 nm Embedded SRAM With Wafer Level Burn-In Mode, Leak-Bit Redundancy and Cu E-Trim Fuse for Known Good Die Shigeki Ohbayashi, Makoto Yabuuchi, Kazushi Kono, Yuji Oda, Susumu Imaoka, Keiichi Usui

提出了一种65纳米嵌入式SRAM技术，采用晶圆级老化模式、漏电位冗余和铜E-trim熔丝修复，以提高良品率。

65 nm LSTP技术, 16 Mb SRAM, 1.2 V核心晶体管

JSSC 2008第1期Other

A 90 nm 1.8 V 512 Mb Diode-Switch PRAM With 266 MB/s Read Throughput Kwang-Jin Lee, Beak-Hyung Cho, Woo-Yeong Cho, Sangbeom Kang, Byung-Gil Choi, Hyung-Rok Oh, Chang-Soo Lee, Hye-Jin Kim, Joon-Min Park, Qi Wang, Mu-Hui Park, Yu-Hwan Ro, Joon-Yong Choi, Ki-Sung Kim, Young-Ran Kim, In-Cheol Shin, Ki-Won Lim, Ho-Keun Cho, Chang-Han Choi, Won-Ryul Chung, Du-Eung Kim, Yong-Jin Yoon, Kwang-Suk Yu, Gi-Tae Jeong, Hong-Sik Jeong, Choong-Keun Kwak

90纳米工艺下开发的512Mb二极管开关PRAM，实现266MB/s读取吞吐量。

90nm CMOS, 18V, 266MB/s读取吞吐量, 4.64MB/s写入吞吐量

JSSC 2008第1期Digital CircuitsProcessor/CPU

A Band-Limited Active Damping Circuit With 13 dB Power Supply

采用主动阻尼技术抑制电源网络共振，最高减少13dB噪声。

13 dB supply voltage noise reduction

JSSC 2008第1期Other

A Digital 1.6 pJ/bit Chip Identiﬁcation Circuit Using

一种利用工艺变异的数字16 pJbit芯片识别电路，具有高稳定性和低功耗特性。

0.13μm CMOS, 1V, 162nW (低频), 1.6μW (1Mb/s)

JSSC 2008第1期Other

A Fully Integrated Digital Hearing Aid Chip With Human

提出并实现了一种考虑人耳特性的低功耗数字助听器芯片，采用两步增益拟合验证算法和耳道建模滤波器电路。

81 dB SNR, 4.2 Vrms输入参考噪声电压, 107 μW功耗

JSSC 2008第1期Digital Circuits

A Programmable 512 GOPS Stream Processor for Signal, Image, and

一款用于信号、图像和视频处理的可编程流处理器SoC，具有512 GOPS性能。

512 8-bit GOPS或256 16-bit GOPS, 128 billion 16-bit GMACs

JSSC 2008第1期RF & Wireless

A Reconﬁgurable Baseband Platform Based on an Asynchronous Network-on-Chip

提出一种基于异步片上网络的可重构基带平台，支持多标准设备开发。

130nm CMOS, 79.5mm²芯片面积

JSSC 2008第1期Clocking & PLLsDelta-Sigma ADCPLL

A Wide Power Supply Range, Wide Tuning Range, All Static CMOS All Digital PLL in 65 nm SOI

65nm CMOS SOI工艺的全静态ADPLL，支持宽电源和调谐范围，功耗低至1.6mW/GHz。

500MHz-8GHz锁频范围@1.3V, 90MHz-1.2GHz@0.5V, 0.7ps RMS抖动@4GHz

JSSC 2008第1期Digital Circuits

An 80-Tile Sub-100-W TeraFLOPS Processor in 65-nm CMOS

65nm CMOS工艺下80核处理器实现1 TFLOPS性能

65nm CMOS, 1.07V, 4.27GHz, 97W, 1.0 TFLOPS

JSSC 2008第1期Wireline I/ODRAM

An 80 nm 4 Gb/s/pin 32 bit 512 Mb GDDR4 Graphics DRAM With Low Power and Low Noise Data Bus Inversion Seung-Jun Bae, Kwang-Il Park, Jeong-Don Ihm, Ho-Young Song, Woo-Jin Lee, Hyun-Jin Kim, Kyoung-Ho Kim, Yoon-Sik Park, Min-Sang Park, Hong-Kyong Lee, Sam-Young Bang, Gil-Shin Moon, Seok-Won Hwang, Young-Chul Cho, Sang-Jun Hwang, Dae-Hyun Kim, Ji-Hoon Lim, Jae-Sung Kim, Sung-Hoon Kim

80纳米工艺下实现的4Gbps/pin 32位512Mb GDDR4图形DRAM，采用数据总线反转编码降低功耗和噪声。

4 Gb/s/pin, 512 Mb, 2 V

JSSC 2008第1期Digital CircuitsProcessor/CPU

Design and Implementation of the POWER6 Microprocessor Benjamin Stolt, Yonatan Mittlefehldt, Sanjay Dubey, Gaurav Mittal, Mike Lee, Joshua Friedrich, and

IBM POWER6处理器采用65nm SOI工艺，双核设计，频率高达5GHz，功耗低于100W。

65nm SOI, 5GHz, 100W

JSSC 2008第1期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.917279

该论文未提供摘要，无法总结具体内容。

无

JSSC 2008第1期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.917280

该论文未提供摘要，无法进行概要总结。

无

JSSC 2008第1期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.917281

无摘要信息

无关键性能指标

JSSC 2008第1期RF & WirelessEnergy Harvesting

Efﬁcient Power Management Circuit: From Thermal Energy Harvesting to Above-IC Microbattery Energy Storage Hélène Lhermet, Cyril Condemine, Marc Plissonnier, Raphaël Salot, Patrick Audebert, and

集成射频接收器和热电发电器的自主电源管理IC，效率达78%。

1V热电输入，78%效率，5nW监测功耗，30mm²微型电池

JSSC 2008第1期RF & Wireless

Evolution on SoC Integration: GSM Baseband-Radio in 0.13 /22m CMOS Extended by Fully Integrated Power

本文介绍了一种集成GSM基带-射频和电源管理单元的SoC，展示了其集成挑战与性能。

013 22m CMOS

JSSC 2008第1期Other

High Speed and Low Energy Capacitively Driven On-Chip Wires

通过电容驱动芯片长线实现高速低能耗

180nm CMOS, 1.8V, 200mV/50mV摆幅

JSSC 2008第1期Digital Circuits

Implementation of an 8-Core, 64-Thread, Power-Efﬁcient SPARC Server on a Chip Umesh Gajanan Nawathe, Mahmudul Hassan, King C. Yen, Ashok Kumar, Aparna Ramachandran, and

Sun Microsystems的Niagara2处理器采用多线程架构，提升性能与能效比。

1.4 GHz, 1.1 V, 84 W

JSSC 2008第1期MemorySRAM

Implementation of the Cell Broadband Engine™ in 65 nm SOI Technology Featuring Dual Power Supply SRAM Arrays Supporting 6 GHz at 1.3 V

65纳米SOI技术实现的多核Cell Broadband Engine™，采用双电源供电提升SRAM稳定性和性能。

65nm SOI, 双电源供电

JSSC 2008第1期Other

JANUARY 2008 VOLUME 43 NUMBER 1 IJSCBC (ISSN 0018-9200) SPECIAL ISSUE ON THE 2007 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE (ISSCC)

本期特刊聚焦2007年IEEE国际固态电路会议的多项创新技术，包括多核处理器、高效能服务器芯片及先进CMOS设计。

8核64线程, 80瓦以下100万亿次浮点运算, 65纳米CMOS

JSSC 2008第1期Power Management

Minimum Energy Tracking Loop With Embedded DC–DC Converter Enabling Ultra-Low-V oltage Operation Down to 250 mV in 65 nm CMOS

提出一种最小能量跟踪环路，结合嵌入式DC-DC转换器，实现超低电压下的能量优化。

65nm CMOS, 1.2V, 80%效率, 1μW负载功率

JSSC 2008第1期Other

True Random Number Generator With a Metastability-Based

提出一种基于亚稳态的高熵真随机数生成器，通过动态控制实现高质量随机比特流。

0.13μm CMOS, 0.145mm²面积

JSSC 2008第1期RF & WirelessSRAM

UHF RFCPUs on Flexible and Glass Substrates for Secure RFID Systems Yoshiyuki Kurokawa, Takayuki Ikeda, Masami Endo, Hiroki Dembo, Daisuke Kawae, Takayuki Inoue, Munehiro Kozuma, Daisuke Ohgarane, Satoru Saito, Koji Dairiki, Hidekazu Takahashi, Yutaka Shionoiri, Tomoaki Atsumi, Takeshi Osada, Kei Takahashi, Takanori Matsuzaki, Hiroyuki Takashina, Yoshinari Yamashita, and

开发了基于柔性基板和玻璃基板的UHF RFCPU，用于安全RFID系统，集成8位CPU和加密功能。

0.8μm设计规则，1.5V电源电压，0.54mW功耗，43cm通信范围

JSSC 2008第1期Memory

Xetal-II: A 107 GOPS, 600 mW Massively Parallel Processor for Video

Xetal-II是一款320处理单元的SIMD处理器，峰值性能107 GOPS，功耗600mW，适用于视频场景分析。

107 GOPS, 600 mW, 10 Mbit on-chip memory

JSSC 2008第2期RF & WirelessCharge PumpPLL

/1/6PLL Transmitter With a Loop-Bandwidth Calibration System Yukinori Akamine, Manabu Kawabe, Kazuyuki Hori, Takao Okazaki

开发了一种带有线性电荷泵和新型环路带宽校准系统的1/6 PLL发射器，校准时间短且精度高。

相位误差<2度rms，校准时间25s，400kHz偏移噪声64dBc

JSSC 2008第2期Power Management

A 0.18- /22m CMOS Balanced Ampliﬁer for 24-GHz Applications

0.18微米CMOS工艺实现24GHz平衡放大器，增益达45dB。

45dB增益, 123mW功耗, 1V电源电压

JSSC 2008第2期MemorySRAM

A 0.2 V , 480 kb Subthreshold SRAM With 1 k Cells Per Bitline for Ultra-Low-V oltage Computing

在130nm CMOS工艺中实现0.2V超低电压下480kb亚阈值SRAM，每比特线支持1k个单元。

130nm CMOS, 0.2V, 480kb, 100kHz

JSSC 2008第2期Data ConvertersDelta-Sigma ADCNeural Network Accelerator

A 0.9-V 60-/22W 1-Bit Fourth-Order Delta-Sigma Modulator With 83-dB

设计了一种0.9V低功耗Delta-Sigma调制器，动态范围达83dB。

0.9V, 60μW, 83dB动态范围, 20kHz带宽, 2MHz采样频率

JSSC 2008第2期Data ConvertersDAC

A 10-Bit LCD Column Driver With Piecewise Linear Digital-to-Analog Converters

提出一种采用分段线性DAC的10位LCD列驱动器，有效减少芯片面积并提升色彩深度。

0.35μm CMOS, 3μs建立时间, 单通道面积0.063mm²

JSSC 2008第2期Image Sensors

A 128 128 120 dB 15 /22s Latency Asynchronous Temporal Contrast

一款128x128像素的异步时间对比视觉传感器，具有120dB动态范围和15μs延迟

128x128像素, 120dB动态范围, 15μs延迟, 3kHz带宽, 23mW功耗

JSSC 2008第2期Data ConvertersPipeline ADCOp-Amp

A 15-bit Linear 20-MS/s Pipelined ADC Digitally Calibrated With Signal-Dependent Dithering

提出一种信号相关抖动方案，优化15位20MS/s流水线ADC的数字校准。

0.18μm CMOS, 1.8V, 20MS/s

JSSC 2008第2期Data ConvertersOp-Amp

A 1.8-V 22-mW 10-bit 30-MS/s Pipelined CMOS ADC for Low-Power

一款低功耗18V 22mW 10位30MS/s流水线ADC，适用于子采样应用

0.18μm CMOS, 1.8V, 30MS/s, 21.6mW, 9.1 ENOB

JSSC 2008第2期Wireline I/ODLL

A 20 Gb/s 1:4 DEMUX Without Inductors and Low-Power Divide-by-2 Circuit in 0.13 /22m CMOS Technology

提出一种无电感20Gb/s 1:4解复用器及低功耗二分频电路设计。

20Gb/s, 1:4 DEMUX, 71.3%水平眼图张开度, 52%垂直眼图张开度, 210mW@1.2V

JSSC 2008第2期Clocking & PLLs

A 2.7-mW 2-MHz Continuous-Time /6/1Modulator With a Hybrid Active–Passive

提出一种混合主动-被动环路滤波器的第五阶连续时间ΔΣ调制器，具有低功耗和高鲁棒性。

0.25μm CMOS, 1.5V, 2MHz带宽, 150MHz时钟, 1.8mA

JSSC 2008第2期Data ConvertersPipeline ADCNeural Network Accelerator

A Clock-Less 10-bit Pipeline-Like A/D Converter for Self-Triggered Sensors

一种用于自触发传感器的无时钟10位类流水线模数转换器

0.35μm CMOS, 400 kS/s, ENOB 8.91

JSSC 2008第2期Power ManagementCharge Pump

A Digital Calibration Technique for Charge Pumps in Phase-Locked Systems

采用数字校准技术消除锁相环系统中电荷泵的电流失配，无需额外复制电荷泵。

输出杂散抑制5.35 dB，相位噪声-110 dBc/Hz @1MHz偏移

JSSC 2008第2期Power ManagementCharge PumpNeural Network Accelerator

A High Linearity, Fast-Locking Pulsewidth Control Loop With Digitally Programmable Duty Cycle Correction for Wide

提出一种高线性度快速锁定脉宽控制环路，具有宽范围输入输出占空比和低功耗特性。

1MHz-1.3GHz, 30%-70%占空比可调, 4.8mW功耗, 13.2ps峰峰值抖动

JSSC 2008第2期MemorySRAM

A Low-Power SRAM Using Bit-Line Charge-Recycling

提出一种利用位线电荷回收的低功耗SRAM设计，显著降低写入功耗。

0.13μm CMOS, 32Kbits (256x128), 88%功耗降低

JSSC 2008第2期RF & Wireless

A Millimeter-Wave CMOS Heterodyne Receiver With On-Chip LO and Divider

毫米波CMOS外差接收机设计，集成片上LO和分频器

噪声系数6.9-8.3 dB，增益26-31.5 dB，I/Q失配1.6 dB/6.5°

JSSC 2008第2期RF & Wireless

A Polar Modulator Using Self-Oscillating Ampliﬁers and an Injection-Locked

提出了一种用于非恒定包络信号的极性调制器，采用自振荡放大器和注入锁定上变频技术。

峰值输出功率8.26 dBm，漏极效率35%

JSSC 2008第2期Data Converters

A Power Optimized Continuous-Time /1/6ADC for Audio Applications Shanthi Pavan, Nagendra Krishnapura, Ramalingam Pandarinathan, and

一款用于音频应用的低功耗连续时间16位ADC设计

0.18μm CMOS, 1.8V, 93.5 dB动态范围, 24 kHz带宽, 90μW功耗

JSSC 2008第2期Other

A Precision Low-TC Wide-Range CMOS

一种可编程温度补偿CMOS电流基准，实现低温度系数和宽范围电流输出。

最大温度系数132ppm/°C(0-80°C), 精度0.02%, 线性调整率1%/V(2.3-3.3V), 电流范围16μA-53μA

JSSC 2008第2期Power ManagementNeural Network Accelerator

A Sub-Picosecond Resolution 0.5–1.5 GHz Digital-to-Phase Converter

提出一种新型数字相位转换器架构，实现高分辨率且不受工作频率和上升时间影响。

0.5-1.5 GHz, DNL<0.1 ps, INL<12 ps, 15 mW@1 GHz

JSSC 2008第2期Clocking & PLLsPLLCDR

A Wide-Tracking Range Clock and Data

一种具有宽跟踪范围的混合模拟数字四分频时钟数据恢复电路

0.18μm CMOS, 2 Gb/s, 14 mW, >5000 ppm跟踪范围

JSSC 2008第2期Data Converters

FEBRUARY 2008 VOLUME 43 NUMBER 2 IJSCBC ISSN 0018-9200 New Associate Editor B

2008年2月JSSC期刊收录多篇关于低功耗、高性能ADC和调制器的论文。

1.8V, 22mW, 10-bit, 30MS/s; 2.7mW, 2MHz; 15-bit, 20MS/s; 0.9V, 60μW, 1-bit, 83dB DR

JSSC 2008第2期Clocking & PLLsPLL

Fast-Lock Hybrid PLL Combining Fractional-/78and Integer-/78Modes of

提出一种混合PLL，结合分数和整数模式，实现快速锁定和设计简化。

无

JSSC 2008第2期Memory

High-Speed and Low-Power Design Techniques for TCAM Macros

提出两种技术实现高性能低功耗TCAM，用于IP地址查找。

1.8V 0.18μm 256×128b TCAM, 1.56ns搜索时间, 1.42fJ/bit/search能耗

JSSC 2008第2期Power ManagementCharge PumpFlash Memory

High-V oltage Analog System for a Mobile NAND Flash Yong Hoon Kang, Jin-Kook Kim, Sang Won Hwang, Joon Young Kwak, Jun-Yong Park, Daeyong Kim, Chan Ho Kim, Jong Yeol Park, Yong-Taek Jeong, Jong Nam Baek, Su Chang Jeon, Pyungmoon Jang, Sang Hoon Lee, You-Sang Lee, Min-Seok Kim, Jin-Yub Lee, and Yun

提出一种适用于移动设备NAND闪存的高电压模拟系统，重点优化低电压、低功耗和小面积设计。

63nm CMOS, 1.5V

JSSC 2008第2期Memory

New Associate Editor I am happy to announce the appointment of Mr

IEEE JSSC期刊宣布新任副主编Sreedhar Natarajan的任命及其在内存技术领域的丰富经验。

无

JSSC 2008第2期Other

On-Chip Measurement of Deep Metastability in Synchronizers

本文提出了一种片上深度亚稳态测量方案，采用0.18μm工艺实现，提升了测量精度和控制能力。

0.18μm CMOS, 0.1ps控制精度, MTBF 100秒

JSSC 2008第2期RF & Wireless

Sensitivity Degradation in a Tri-Band GSM BiCMOS Direct-Conversion Receiver Caused by Transient

本文分析了瞬态热效应对三频GSM BiCMOS接收器DCS路径灵敏度的影响，并提出改进方案。

灵敏度提升2 dB至4 dB

JSSC 2008第3期Clocking & PLLsVCONeural Network Accelerator

20-GHz Quadrature Injection-Locked LC Dividers With Enhanced

通过跨导耦合提升锁定范围的20GHz正交注入锁定LC分频器

90nm CMOS, 1.2V, 6.4mW, 20GHz输入, 10GHz输出

JSSC 2008第3期RF & Wireless

40 Gb/s Transimpedance-AGC Ampliﬁer and CDR Circuit for Broadband Data Receivers in 90 nm CMOS

40 Gb/s宽带数据接收器的跨阻AGC放大器和CDR电路设计与实现

40 Gb/s, 2/107/10增益, 差分输出摆幅53/50/48/109/86/112/112, BER 49/48/57

JSSC 2008第3期Image Sensors

A 10 000 fps CMOS Sensor With Massively Parallel

一款采用0.35微米CMOS工艺的万帧每秒图像传感器，具备像素级并行处理能力

10,000fps图像采集，2,000-5,000fps实时处理

JSSC 2008第3期RF & WirelessLNA

A 1.2-V Highly Linear Balanced Noise-Cancelling LNA in 0.13-/22m CMOS

提出一种高线性、平衡噪声消除的低噪声放大器，适用于低电压操作。

0.13μm CMOS, 1.2V, 10.5mA, 3.0dB NF, +10.5dBm IIP3

JSSC 2008第3期Clocking & PLLsVCOCDR

A 20-Gb/s Burst-Mode Clock and Data Recovery Circuit Using Injection-Locking Technique

采用注入锁定技术的20Gb/s突发模式时钟数据恢复电路，实现高速低功耗操作。

20Gb/s, 175mW, 1.5V, BER < 10^-12

JSSC 2008第3期RF & WirelessLNA

A Noise Reduction and Linearity Improvement Technique for a Differential Cascode LNA

通过电感与电容交叉耦合技术降低差分共源共栅LNA噪声并提升线性度

1.92dB噪声系数, 8.4dB功率增益, >13dB S11, >30dB隔离度, 2.55dBm IIP3, 9mA@1.8V

JSSC 2008第3期RF & WirelessTransceiver

A Single-Chip CMOS Transceiver for UHF Mobile RFID Reader

描述了一种用于移动电话应用的UHFRFID阅读器单芯片CMOS收发器。

0.18μm CMOS, 1.8V, 89mA

JSSC 2008第3期Clocking & PLLsDLLDRAM

A Wide-Range Mixed-Mode DLL for a Combination 512 Mb 2.0 Gb/s/pin GDDR3 and 2.5 Gb/s/pin GDDR4 SDRAM

本文提出了一种用于512 Mb图形SDRAM的混合模式延迟锁定环（MDLL），通过时钟分频和模拟相位生成扩展了锁频范围。

1.5 V 95 nm CMOS, 1 GHz时钟, RMS抖动4.6 ps, 峰峰值抖动38 ps, 功耗107 mW

JSSC 2008第3期Other

An 8.29 mm/5052 mW Multi-Mode LDPC Decoder Design for Mobile WiMAX System in 0.13 /22m CMOS Process Xin-Yu Shih, Cheng-Zhou Zhan, Cheng-Hung Lin, and An-Yeu (Andy) Wu

本文提出了一种用于移动WiMAX系统的多模式LDPC解码器设计。

TSMC 0.13μm CMOS, 1.2V, 83.3MHz, 52mW

JSSC 2008第3期Other

An LDPC Decoder Chip Based on Self-Routing Network for IEEE 802.16e Applications

基于自路由网络的LDPC解码器芯片，符合IEEE 802.16e标准，提升解码吞吐量。

90nm CMOS, 1.0V, 105Mb/s@150MHz, 186mW

JSSC 2008第3期Clocking & PLLs

AsAP: An Asynchronous Array of Simple Processors Zhiyi Yu, Michael J. Meeuwsen, Ryan W. Apperson, Omar Sattari, Michael Lai, Jeremy W. Webb, Eric W. Work, Dean Truong, Tinoosh Mohsenin, and Bevan M. Baas

实现了一个包含36个异步时钟独立处理器的简单可编程处理器阵列。

0.18μm CMOS, 1.8V, 520–540 MHz, 32 mW

JSSC 2008第3期Other

Fully Integrated CMOS Power Ampliﬁer With Efﬁciency Enhancement at Power Back-Off

提出一种基于变压器的电压合成方法，用于提高CMOS功率放大器在功率回退时的效率。

1.2V, 2.4GHz, 24dBm输出功率, 25%效率@1dB压缩点, 27dBm峰值功率, 32%效率@饱和

JSSC 2008第3期RF & WirelessLNA

MARCH 2008 VOLUME 43 NUMBER 3 IJSCBC ISSN 0018-9200 New Associate Editor B Nau

该期刊包含多篇关于CMOS电路设计的论文，涵盖低噪声放大器、功率放大器、时钟恢复电路等主题。

0.13μm CMOS, 20GHz, 40Gb/s

JSSC 2008第3期Other

Measurement and Analysis of Inductive Coupling Noise in 90 nm

90纳米技术中电感耦合噪声的测量与分析

90nm CMOS

JSSC 2008第3期Clocking & PLLsVCONeural Network Accelerator

Multi-Phase Injection Widens Lock Range of Ring-Oscillator-Based

通过多相注入技术显著扩大基于环形振荡器的频率分频器的锁定范围。

锁定范围DC至1.5倍自由运行频率

JSSC 2008第3期RF & Wireless

New Associate Editor I AM HAPPY to announce the appointment of Dr Jafar Savoj as

IEEE JSSC期刊宣布任命Jafar Savoj博士为副编辑，并感谢即将退休的Un-Ku Moon教授的服务。

无

JSSC 2008第3期Other

Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Ofﬁce at http:// www.uspto.gov. 7,250,890 July 31, 2007 Area-Efﬁcient, Digital Variable Resistor With High Resolution Inventors: Neng-Tze Wong (Sunnyvale, CA) Assignee: Maxim Integrated Products, Inc. (Sunnyvale, CA)

一种高分辨率且面积高效的数字化可变电阻器设计。

无具体性能指标数据

JSSC 2008第3期Other

The IEEE J OURNAL OF SOLID-STATE CIRCUITS is published by the IEEE Solid-State Circuits Society. All IEEE members are eligible for membership and will receive this J OURNAL

IEEE JSSC期刊论文分析请求，但提供的文本内容不完整且缺乏具体论文信息。

无法确定

JSSC 2008第4期RF & Wireless

1-cc Computer: Cross-Layer Integration With UWB-IR Communication and Locationing Tatsuo Nakagawa, Goichi Ono, Ryosuke Fujiwara, Takayasu Norimatsu, Takahide Terada

首款1立方厘米计算机集成传感器、超宽带脉冲无线电通信、计算引擎和电池，实现低功耗通信与定位。

10.7 Mbps（10米）、258 kbps（30米）通信速率，150mAh电池续航超10年

JSSC 2008第4期Memory

APRIL 2008 VOLUME 43 NUMBER 4 IJSCBC (ISSN 0018-9200) SPECIAL ISSUE ON THE 2007 SYMPOSIUM ON VLSI CIRCUITS

2008年IEEE JSSC期刊特刊，涵盖数字电路设计、存储器及模拟电路等领域的最新研究成果。

90nm CMOS, 1.25ps分辨率, 1.35GS/s采样率, 0.5V工作电压

JSSC 2008第4期RF & Wireless

A 0.016 mm /50, 2.4 GHz RF Signal Quality Measurement Macro for RF Test and Diagnosis

提出一种新型RF信号质量测量宏，用于RF测试与诊断，面积仅为传统芯片频谱分析仪的1/10。

2.4 GHz-Tx载波功率测量误差仅1 dB

JSSC 2008第4期Data ConvertersPipeline ADC

A 0.5-V 8-bit 10-Ms/s Pipelined ADC in 90-nm CMOS Junhua Shen and Peter R. Kinget , Senior Member , IEEE

一款0.5V电源供电的8位10Ms/s流水线ADC，采用90nm CMOS工艺，无需电压提升技术。

0.5V供电, 90nm CMOS, 10Ms/s, 2.4mW功耗, SNDR 48.1dB, SFDR 57.2dB

JSSC 2008第4期Data Converters

A 12-Bit, 10-MHz Bandwidth, Continuous-Time /6/1 ADC With a 5-Bit, 950-MS/s VCO-Based Quantizer Matthew Z. Straayer , Student Member , IEEE, and Michael H. Perrott , Member , IEEE

本文探讨了在连续时间ADC中使用VCO量化技术，实现了86/72 dB SNR/SNDR的性能。

0.13μm CMOS, 1.2V, 950MS/s

JSSC 2008第4期Data ConvertersTime-Interleaved ADC

A 1.35 GS/s, 10 b, 175 mW Time-Interleaved AD Converter in 0.13 µm CMOS Simon M. Louwsma, A. J. M.

介绍了一种16通道时间交织ADC，结合高采样率和良好能效，采用超前逻辑减少延迟。

1.35 GS/s, 7.7 ENOB, 1 GHz ERBW, 0.6 pJ/step FoM

JSSC 2008第4期Image SensorsCMOS Image Sensor

A 200- /22V/e CMOS Image Sensor With 100-ke Full

开发了一种高灵敏度CMOS图像传感器，通过新型像素设计实现高满阱容量。

200- V/e转换增益, 100-ke满阱容量, 2.2-e rms噪声底限

JSSC 2008第4期RF & WirelessDAC

A 24 Gb/s Software Programmable Analog Multi-Tone Transmitter

一款24 Gb/s软件可编程模拟多音调发射器，支持多种通信模式。

24 Gb/s, 510 mW, 0.8 mm²

JSSC 2008第4期MemorySRAM

A 45 nm 2-port 8T-SRAM Using Hierarchical Replica Bitline Technique With Immunity From Simultaneous R/W Access Issues Satoshi Ishikura, Marefusa Kurumada, Toshio Terano, Y oshinobu Y amagami, Naoki Kotani, Katsuji Satomi

提出一种45nm 2端口8T-SRAM，采用分层复制位线技术，解决同时读写问题。

45nm LSTP CMOS, 64kb, 7倍更快访问速度

JSSC 2008第4期RF & WirelessPLL

A 5.2-GHz BFSK Transceiver Using Injection-Locking and an On-Chip Antenna

一款适用于短距离无线应用的52GHz BFSK收发器，采用注入锁定和片上天线设计。

52GHz, 1.1mW, 1.8m通信范围

JSSC 2008第4期RF & WirelessPLLClock Generation

A 60-GHz CMOS Receiver Front-End With Frequency Synthesizer Toshiya Mitomo

一款采用90nm CMOS工艺的60GHz接收前端芯片，集成LNA、混频器和锁相环合成器。

22dB功率增益, 8.4dB噪声系数@61.5GHz

JSSC 2008第4期Memory

A 70 nm 16 Gb 16-Level-Cell NAND ﬂash Memory Noboru Shibata, Hiroshi Maejima, Katsuaki Isobe, Kiyoaki Iwasa, Michio Nakagawa, Masaki Fujiu, Takahiro Shimizu, Mitsuaki Honma, Satoru Hoshi, Toshimasa Kawaai, Kazunori Kanebako, Susumu Y oshikawa, Hideyuki Tabata, Atsushi Inoue, Toshiyuki Takahashi, Toshifumi Shano, Y ukio Komatsu, Katsushi Nagaba, Mitsuhiko Kosakai, Noriaki Motohashi, Kazuhisa Kanazawa, Kenichi Imamiya, Hiroto Nakai, Menahem Lasser, Mark Murin, Avraham Meir (Poza), Arik Eyal, and

70纳米工艺16Gb 16级单元NAND闪存，实现4位存储，提升存储密度。

16Gb存储容量，0.62 MB/s编程吞吐量

JSSC 2008第4期Power Management

A 77-dB Dynamic Range, 7.5-MHz Hybrid Continuous-Time/Discrete-Time Cascaded /6/1Modulator Scott D. Kulchycki , Member , IEEE, Roxana Troﬁn , Student Member , IEEE

提出一种混合连续时间/离散时间级联ΔΣ调制器，实现高动态范围和高带宽的模数转换。

0.18μm CMOS, 1.2V, 240MS/s, 7.5MHz带宽

JSSC 2008第4期Data ConvertersTDC

A 9 b, 1.25 ps Resolution Coarse–Fine Time-to-Digital Converter in 90 nm CMOS that Ampliﬁes a

提出一种90nm CMOS工艺下的9位125ps分辨率粗-细时间数字转换器，采用新型时间放大器阵列提升时间分辨率。

90nm CMOS, DNL ±0.8 LSB, INL ±3 LSB, 1.25ps/LSB

JSSC 2008第4期Other

A Bidirectional- and Multi-Drop-Transmission-Line Interconnect for Multipoint-to-Multipoint On-Chip Communications

本文提出了一种用于片上高速网络的双向多分支传输线互连技术，支持多点对多点通信。

5-mm-long interconnect, 8 Gbps signaling, 1.2 mW per transceiver

JSSC 2008第4期Other

A Circuit for Determining the Optimal Supply V oltage to Minimize Energy Consumption in LSI Circuit Operations Yoshifumi Ikenaga, Masahiro Nomura, Yoetsu Nakazawa, and

提出一种电路，用于在高泄漏设备中确定最优供电电压以最小化能耗。

90nm CMOS, 40MHz, 52.8% energy reduction

JSSC 2008第4期Clocking & PLLs

A Design Method and Developments of a Low-Power and High-Resolution Multiphase Generation System Akinori Matsumoto, Shiro Sakiyama, Y usuke Tokunaga

提出了一种低功耗高分辨率多相位耦合振荡器的设计方法及其应用。

32 ps分辨率, 490 MHz频率, 1 mA功耗, 123 MHz频率

JSSC 2008第4期Power ManagementBuck Converter

A High-Efﬁciency DC–DC Converter Using 2 nH

通过磁耦合堆叠电感设计实现高效率DCDC转换器，使用2nH小电感

峰值效率77.9%（0.9V输出）

JSSC 2008第4期RF & Wireless

A High Data-Rate Energy-Efﬁcient Interference- Tolerant Fully Integrated CMOS Frequency Channelized UWB Transceiver for

一款低功耗高数据率的超宽带收发器，采用0.18微米CMOS工艺，实现1Gbps数据传输。

1.8V供电，接收模式98mW，发射模式108mW，最大增益82dB，噪声系数4.5-5.4dB，IIP3 5-10dBm

JSSC 2008第4期Power ManagementTDCDLL

A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance Belal M. Helal , Member , IEEE, Matthew Z. Straayer , Student Member , IEEE, Gu-Y eon Wei, and Michael H. Perrott

提出一种基于数字MDLL的时钟倍频器，采用新型TDC和双采样技术实现亚皮秒级抖动性能。

928 fs rms抖动, 50MHz至1.6GHz倍频, 5.1mW功耗

JSSC 2008第4期Clocking & PLLsVCO

A Low Power V-Band CMOS Frequency Divider With Wide Locking Range and Accurate Quadrature Output Phases Qun Gu, Zhiwei Xu, Daquan Huang, Tim LaRocca, Ning-Yi Wang

提出一种新型注入锁定分频器，结合LC型和环形振荡器型优点，实现高速、低功耗、宽锁定范围和精确正交输出。

TSMC 90nm CMOS, 7.4GHz锁定范围（53.4至60.8GHz）, 0dBm输入信号, 5mW直流功耗

JSSC 2008第4期RF & Wireless

A Scalable 5–15 Gbps, 14–75 mW Low-Power I/O Transceiver in 65 nm CMOS

一篇关于65纳米CMOS工艺下可扩展低功耗I/O收发器的IEEE JSSC论文，支持5-15 Gbps操作。

65 nm CMOS, 5–15 Gbps, 2.8–6.5 mW/Gbps

JSSC 2008第4期MemorySRAM

A Sub-600-mV , Fluctuation Tolerant 65-nm CMOS SRAM Array With Dynamic Cell Biasing Azeez J. Bhavnagarwala , Member , IEEE

提出一种动态偏置技术，提升65nm CMOS SRAM阵列的抗波动能力。

65nm CMOS, 0.54V/0.38V/0.50V, 10%-12%面积开销

JSSC 2008第4期OtherFlash Memory

A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories Ki-Tae Park, Myounggon Kang, Doogon Kim, Soon-Wook Hwang, Byung Y ong Choi, Y eong-Taek Lee

提出一种新型MLC NAND页架构，通过临时LSB存储和并行MSB编程减少单元间干扰。

BL-BL干扰减少100%，WL-WL和对角干扰减少50%，编程速度提升11%

JSSC 2008第4期MemorySRAM

An 8T-SRAM for V ariability Tolerance and Low-V oltage Operation in High-Performance Caches

提出一种8T-SRAM单元，提升高速缓存中的变异容忍度和低电压操作性能。

32 kb子阵列，1.2V下5.3 GHz，0.41V下295 MHz

JSSC 2008第4期Digital Circuits

Design and Implementation of a Conﬁgurable Heterogeneous Multicore SoC With Nine CPUs and Two Matrix Processors Hiroyuki Kondo, Masami Nakajima, Norio Masui, Sugako Otani, Naoto Okumura, Y ukari Takata, Takashi Nasu, Hirokazu Takata, Takashi Higuchi, Mamoru Sakugawa, Hayato Fujiwara, Kazuya Ishida, Koichi Ishimi, Satoshi Kaneko, Teruyuki Itoh, Masayuki Sato, Osamu Y amamoto

设计并实现了一个可配置的异构多核SoC，集成多种处理器以支持高性能和低功耗应用。

1GHz CPU, 500MHz MBMX, 512kB L2缓存, 45%功耗降低

JSSC 2008第4期Other

Digital Circuit

回顾过去20年数字集成电路设计的主要趋势

无

JSSC 2008第4期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.921437

无摘要提供，无法生成概要

无

JSSC 2008第4期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.921439

无摘要提供，无法生成概要

无摘要提供，无法确定关键性能指标

JSSC 2008第4期Digital Circuits

Exploring Variability and Performance in a Sub-200-mV Processor

研究一种亚阈值处理器设计，用于超低能耗传感器系统，重点解决性能和能耗问题。

8-bit, 200mV, 3.5pJ/inst at 350mV, 11nW at 160mV

JSSC 2008第4期Other

Heterogeneous Multi-Core Architecture That Enables 54x AAC-LC Stereo Encoding Hiroaki Shikano

异构多核处理器架构实现54倍AAC-LC立体声编码性能提升

两核600MHz CPU + 两核300MHz DRP, CD级音频1-2分钟编码

JSSC 2008第4期Other

Introduction to the Special Issue on the 2007 Symposium on VLSI Circuits THIS issue of the IEEE J OURNAL of SOLID-STATE CIRCUITS highlights some of the best papers from the 2007 Symposium on VLSI Circuits, which was held at the Kyoto Rhiga Royal Hotel, Kyoto, Japan, June 14–16, 2007. In 2007, the Symposium held its 20th anniversary meeting, marking two decades of presen- tations on state-of-the-art topics important to VLSI designers, exchanges of important ideas and introductions to new devel- opments in VLSI circuit design. Industry and academia around

2007年VLSI电路研讨会精选论文，涵盖数字、存储、模拟及无线通信电路。

无

JSSC 2008第4期MemorySRAMDRAM

Memory at VLSI

回顾1980年代VLSI电路研讨会中存储器技术的演进与创新

未明确提及

JSSC 2008第4期Clocking & PLLs

Resonant-Clock Latch-Based Design Visvesh S. Sathe, Member , IEEE, Jerry C. Kao , Member , IEEE, and Marios C. Papaefthymiou , Senior Member , IEEE

提出新型谐振时钟锁存器设计方法，显著降低时钟网络功耗。

0.13μm CMOS, 1.03GHz/1.01GHz, 132mW/124mW

JSSC 2008第4期Other

Silicon Odometer: An On-Chip Reliability Monitor for Measuring Frequency Degradation of Digital Circuits Tae-Hyoung Kim, Student Member , IEEE

提出一种全数字片上可靠性监测器，用于高分辨率测量数字电路频率退化。

1.2V, 130nm CMOS, 0.02%分辨率, 0.8ps时间分辨率

JSSC 2008第4期Power ManagementBuck Converter

Ultra Fast Fixed-Frequency Hysteretic Buck Converter With Maximum Charging Current Control and Adaptive Delay Compensation for DVS Applications Feng Su, Student Member , IEEE

提出一种具有超快自适应输出瞬态响应的集成DC-DC迟滞降压转换器，采用最大充电电流控制以实现快速参考跟踪。

输入电压3V，输出电压0.5-2.5V，负载电阻10Ω，上升跟踪速度12.5μs

JSSC 2008第5期RF & Wireless

165-GHz Transceiver in SiGe Technology Ekaterina Laskin, Student Member , IEEE

SiGe技术实现的165GHz收发器，集成度高，性能优异

3dB峰值差分下变频增益，3.5dBm输出功率，0.9W功耗

JSSC 2008第5期Other

A3 /22W CMOS True Random Number Generator With Adaptive Floating-Gate Offset Cancellation Jeremy Holleman, Student Member , IEEE

基于锁存器亚稳态的两种新型硬件随机数生成器，采用浮栅技术降低功耗并提高随机性。

0.35μm CMOS, 22W

JSSC 2008第5期Data ConvertersDelta-Sigma ADC

A 0.9 V 92 dB Double-Sampled Switched-RC Delta-Sigma Audio ADC Min

0.9V低电压双采样开关RC Delta-Sigma音频ADC，实现92dB动态范围。

0.13μm CMOS, 0.9V, 92dB DR, 1.5mW

JSSC 2008第5期Data ConvertersDAC

A 12-GS/s Phase-Calibrated CMOS Digital-to-Analog Converter for

一款12-GS/s 8位数模转换器，用于背板通信，采用90nm CMOS工艺，功耗190mW。

90nm CMOS, 1-V和1.8-V电源, 190mW功耗, 12-GS/s速度

JSSC 2008第5期RF & WirelessClock Generation

A 16–18.8-GHz Sub-Integer-N Frequency Synthesizer for 60-GHz Transceivers Brian A. Floyd, Member , IEEE

本文介绍了一种用于60GHz收发器的16-18.8GHz亚整数分频频率合成器。

0.13μm SiGe BiCMOS, 1.2V/2.7V, 144mW, 0.8° RMS phase noise

JSSC 2008第5期RF & Wireless

A 2.4-GHz ISM-Band Sliding-IF Receiver With a 0.5-V Supply Nebojˇsa Stanic´, Member , IEEE, Ajay Balankutty, Peter R. Kinget , Senior Member , IEEE

设计了一种0.5V供电的2.4GHz超低电压RF接收器，采用90nm CMOS工艺。

90nm CMOS, 0.5V, 8.5mW, 30dB增益, 18dB噪声系数

JSSC 2008第5期RF & Wireless

A 2.4-Gsample/s DVFS FFT Processor for MIMO OFDM Communication Systems Y uan Chen, Student Member , IEEE, Y u-Wei Lin, Y u-Chi Tsao

本文提出了一种新型DVFS FFT处理器，适用于MIMO OFDM通信系统，支持多模式处理并降低功耗。

UMC 90nm CMOS, 0.85V, 24Gsamples/s, 119.7mW

JSSC 2008第5期Digital Circuits

A 36 fps SXGA 3-D Display Processor Embedding a Programmable 3-D Graphics Rendering Engine Seok-Hoon Kim, Student Member , IEEE , Jae-Sung Y oon , Student Member , IEEE , Chang-Hyo Y u, Student Member , IEEE

提出一种嵌入可编程3D图形渲染引擎的3D显示处理器，支持高真实感和交互性。

36 fps SXGA 3-D显示

JSSC 2008第5期RF & Wireless

A 5.8 GHz 1 V Linear Power Ampliﬁer Using a Novel On-Chip Transformer Power Combiner in Standard 90 nm CMOS

采用新型片上变压器功率合成网络的5.8 GHz CMOS线性功率放大器

24.3 dBm最大输出功率，27%峰值效率，1 V电源

JSSC 2008第5期RF & WirelessHigh-Speed Link

A 90 nm CMOS 16 Gb/s Transceiver for

90纳米CMOS工艺下16Gb/s低功耗光互连收发器设计

90nm CMOS, 1V, 16Gb/s, 129mW, 0.105mm²

JSSC 2008第5期RF & Wireless

A Broadband Low-Cost Direct-Conversion Receiver Front-End in 90 nm CMOS

一款90纳米CMOS工艺的宽带低成本直接转换接收器前端

44 dB增益, 3.4 dB双带噪声系数, 21 dBm带内IIP3, 15 dB输入匹配

JSSC 2008第5期RF & WirelessLNA

A Highly Linear Broadband CMOS LNA Employing Noise and Distortion Cancellation Wei-Hung Chen, Student Member , IEEE

一种采用噪声和失真抵消技术的高线性宽带CMOS LNA设计

0.13μm CMOS, 1.5V, 11.6mA, 14.5dB增益, 2.6dB噪声系数

JSSC 2008第5期Clocking & PLLs

A Jitter-Tolerance-Enhanced CDR Using a GDCO-Based Phase Detector Che-Fu Liang, Student Member , IEEE, Sy-Chyuan Hwu

提出一种基于GDCO相位检测器的抖动容限增强型10Gb/s时钟数据恢复电路

0.96ps RMS抖动, 7.11ps峰峰值抖动, 10Gb/s速率下BER<10^-12

JSSC 2008第5期RF & Wireless

A Low-Power Single-Weight-Combiner 802.11abg SoC in 0.13 µm CMOS for Embedded Applications Utilizing An Area and Power Efﬁcient Cartesian Phase Shifter and

介绍了一种低功耗802.11abg SoC，采用单权重组合器技术，显著提升接收信号质量。

0.13µm CMOS, 85mW功耗, 10mm²面积

JSSC 2008第5期Other

A Low Power Tunable Delay Element Suitable for Asynchronous Delays of

提出一种基于类晶闸管电路的低功耗可调延迟元件，适用于密集阵列中的异步延迟。

90nm CMOS, 1V, 50fJ/延迟事件, 延迟范围5ns至1μs

JSSC 2008第5期RF & Wireless

A Universal UHF RFID Reader IC in 0.18-µm CMOS

一款采用0.18µm CMOS工艺的高集成度UHF RFID读写器IC，支持860-960MHz频段及多种标准。

输出功率-10dBm至+10dBm，接收灵敏度-96dBm（LBT模式），功耗540mW@1.8V

JSSC 2008第5期Other

CMOS Transconductors With Continuous Tuning Using FGMOS Balanced Output

提出一种基于FGMOS的连续可调CMOS跨导器技术，实现高线性差分电流缩放。

0.5μm CMOS, 1.5V双电源, THD 60dB, 6Vpp差分输入

JSSC 2008第5期RF & WirelessVCOLNA

CMOS VCO and LNA Using Tuned-Input Tuned-Output Circuits Sudip Shekhar, Student Member , IEEE , Jeffery S. Walling , Student Member , IEEE

提出一种采用双谐振腔的TITO VCO和电流复用LNA，实现低相位噪声和高增益。

2.5GHz中心频率，130.5 dBc/Hz @ 1MHz相位噪声，2.7mW功耗

JSSC 2008第5期Clocking & PLLsVCO

Design of Wide Tuning-Range CMOS VCOs Using Switched Coupled-Inductors Murat Demirkan, Student Member , IEEE , Stephen P . Bruss , Student Member , IEEE

该论文提出了一种采用开关耦合电感的宽调谐范围CMOS VCO设计，显著提升了调谐范围且仅小幅增加相位噪声和芯片面积。

61.9%调谐范围，11.75 GHz中心频率，7.7 mW功耗，1.2 V供电，106 dBc/Hz @1 MHz相位噪声

JSSC 2008第5期RF & WirelessLNA

Design of a 0.9 V 2.45 GHz Self-Testable and Reliability-Enhanced CMOS LNA Mikaël Cimino, Hervé Lapuyade , Member , IEEE

0.13μm CMOS工艺下设计的0.9V 245GHz自测试高可靠性低噪声放大器

0.9V供电，适用于802.11b/g应用

JSSC 2008第5期RF & WirelessEnergy HarvestingNeural Network Accelerator

Efﬁcient Far-Field Radio Frequency Energy Harvesting for Passively Powered

设计了一种高效远场射频能量收集系统，适用于低功耗传感器网络。

0.25μm CMOS, 50mV输入电压, 6.4倍电压增益, 5.5μW接收功率

JSSC 2008第5期RF & Wireless

Gaussian Monocycle Pulse Transmitter Using 0.18 /22m CMOS Technology With On-Chip Integrated Antennas for Inter-Chip UWB Communication

采用0.18微米CMOS技术的单芯片高斯单周期脉冲发射器，用于芯片间超宽带通信。

280ps脉冲持续时间，-20.2dB振铃水平，3.6GHz中心频率，12.6mW功耗，1.8V电压

JSSC 2008第5期RF & Wireless

Low-Power Signal Component Separator for a 64-QAM 802.11 LINC Transmitter Luigi Panseri, Luca Romanò

提出一种低功耗基带模拟域信号分量分离器，用于64-QAM 802.11 LINC发射机。

0.25μm CMOS, 2.5V, 45mW, EVM -37.6dB, ACPR -34.9dB, 交替ACPR -47.0dB

JSSC 2008第5期RF & Wireless

MA Y 2008 VOLUME 43 NUMBER 5 IJSCBC (ISSN 0018-9200) SPECIAL SECTION ON THE 2007 RADIO FREQUENCY INTEGRATED CIRCUITS (RFIC) SYMPOSIUM

该期刊包含多篇关于射频集成电路的论文，涵盖功率放大器、频率合成器和收发器等技术。

5.8 GHz, 1 V, 90 nm CMOS

JSSC 2008第5期RF & WirelessTransceiver

New Associate Editor I AM happy to announce the appointment of Prof

IEEE JSSC期刊宣布Behzad Razavi教授担任新副编辑，介绍其学术背景与研究领域。

无

JSSC 2008第5期RF & Wireless

Overview for the Special Section on the 2007 Radio Frequency Integrated

2007年RFIC研讨会上的无线集成电路设计进展概述

无

JSSC 2008第5期Other

Power-Combining Transformer Techniques for Fully-Integrated CMOS Power Ampliﬁers Kyu Hwan An , Student Member , IEEE , Ockgoo Lee , Student Member , IEEE , Hyungwook Kim, Student Member , IEEE, Dong

介绍两种并联功率合成变压器在完全集成CMOS功率放大器中的应用及性能比较。

31.2 dBm输出功率（41% PAE）和32 dBm输出功率（30% PAE）

JSSC 2008第5期RF & WirelessNeural Network Accelerator

Recursive Receiver Down-Converters With Multiband Feedback and Gain-Reuse Junghwan Han, Student Member , IEEE

递归接收器下变频器设计，通过多频带反馈和增益复用降低功耗

50dB/56dB转换增益, 12.7dB/9.4dB噪声系数, 8dBV/11dBV OIP3, 1.2V 2.9mA/2.1mA

JSSC 2008第6期RF & WirelessEqualizer

A 0.2–2 Gb/s 6x OSR Receiver Using a Digitally Self-Adaptive Equalizer

本文提出了一种自适应均衡器，用于0.2-2 Gb/s NRZ信号的6倍过采样接收器。

0.18μm CMOS, 1.8V, 2 Gb/s, 110 mW

JSSC 2008第6期Data Converters

A 12 GHz 1.9 W Direct Digital Synthesizer MMIC Implemented in 0.18 /22m SiGe BiCMOS Technology

本文介绍了一种采用0.18μm SiGe BiCMOS技术实现的12 GHz直接数字频率合成器MMIC，具有9位相位和8位幅度分辨率。

12 GHz时钟输入，1.9 W功耗，3.3 V/4 V双电源

JSSC 2008第6期RF & Wireless

A 24-GHz Transmitter With On-Chip Dipole Antenna in 0.13-/22m CMOS Changhua Cao, Student Member , IEEE, Yanping Ding, Student Member , IEEE, Xiuge Yang, Student Member , IEEE

本文介绍了一种在0.13μm CMOS工艺中实现的24GHz全集成双转换发射机链，带有片上偶极天线和整数N合成器。

6-dBm输出功率，152-mW功耗，22.4 GHz工作频率

JSSC 2008第6期Data ConvertersDelta-Sigma ADCPLL

A 2.5-GHz DDFS-PLL With 1.8-MHz Bandwidth in 0.35- /22m CMOS Andrea Bonfanti, Davide

提出了一种宽带频率合成器架构，结合DDFS和偏移PLL，实现高频率分辨率和低相位噪声。

0.35μm CMOS, 2.5GHz, 1.8MHz带宽, 3μs settling time, 120mW PLL core, 50mW DDFS+DACs, 19mW GFSK modulator

JSSC 2008第6期Wireline I/ONeural Network Accelerator

A 40-Gb/s Transimpedance Ampliﬁer in 0.18-/22m CMOS Technology Jun-De Jin and Shawn S. H. Hsu , Member , IEEE

在0.18微米CMOS工艺中实现40Gbs跨阻放大器，采用新型电感峰值技术提升带宽

51dBΩ跨阻增益，30.5GHz带宽，60.1mW功耗，1.17×0.46mm²面积

JSSC 2008第6期RF & Wireless

A 5.4 mW/0.07 mm/502.4 GHz Front-End Receiver in 90 nm CMOS for IEEE 802.15.4 WPAN Standard Manuel Camus, Benoit Butaye, Luc Garcia, Mathilde Sié, Bruno Pellat, and

一款符合IEEE 802.15.4标准的2.4 GHz CMOS接收器前端，采用90 nm工艺，低功耗设计。

90 nm CMOS, 1.35V, 4 mA, 35 dB转换增益, 7.5 dB NF, 10 dBm IIP3, >32 dB镜像抑制

JSSC 2008第6期RF & WirelessPLL

A 75-GHz Phase-Locked Loop in 90-nm CMOS Technology

90纳米CMOS工艺实现的75GHz锁相环，具有高频率操作和低参考馈通特性。

75GHz, 90nm CMOS, 1.45V, 88mW, 320MHz操作范围, <-72dBc参考边带

JSSC 2008第6期RF & WirelessNeural Network Accelerator

A CMOS Ku-Band 4x Subharmonic Mixer Brad R. Jackson , Student Member , IEEE, and Carlos E. Saavedra , Senior Member , IEEE

本文介绍了一种采用CMOS 0.18μm技术的Ku波段4次谐波混频器设计

转换增益6dB, 1dB压缩点12dBm, IIP3 2dBm, IIP2 17dBm

JSSC 2008第6期Clocking & PLLs

A CMOS Readout Circuit for SOI Resonant Accelerometer With 4- /22/103Bias Stability and 20-/22/103/61 /72/122Resolution Lin He, Student Member , IEEE, Yong

提出了一种用于SOI谐振加速度计的CMOS读出电路，采用全差分拓扑结构，提高了信噪比。

3.3V供电，140Hz/g比例因子，20Hz分辨率，4bias稳定性

JSSC 2008第6期Digital Circuits

A Programmable SIMD Vision Chip for Real-Time Vision Applications Wei Miao, Qingyu Lin, Wancheng Zhang, and Nan-Jian Wu

提出一种可编程SIMD视觉芯片，用于实时视觉应用，结合SIMD处理单元阵列和行并行处理器，实现高速像素并行和行并行操作。

0.18μm CMOS, 1.8V, 300MHz, 1000帧/秒

JSSC 2008第6期RF & Wireless

A Single Analog-to-Digital Converter That Converts Two Separate Channels (I and Q) in a Broadband

提出一种同时转换双通道的ADC架构，适用于便携式宽带无线电接收器。

90nm CMOS, 2.5V/1.2V, 40MS/s, 58.4dB SNR, 56.5dB SNDR

JSSC 2008第6期RF & WirelessPhased Array

An X- and K u-Band 8-Element Phased-Array Receiver in 0.18-/22m SiGe BiCMOS Technology

本文展示了一种用于X和K波段的8元素相控阵接收器，采用0.18μm SiGe BiCMOS技术。

0.18μm SiGe BiCMOS, 3.3V, 100-200mA, 4.2-13.2dB NF, 162.5±12.5ps group delay

JSSC 2008第6期Other

Authors’ Response David Ricketts, Xiaofeng Li, Nan Sun, Kyoungho Woo, and Donhee Ham We are fully conﬁdent that our citation and description of G. J. Ballantyne’s work in our publications, including our IEEE JOURNAL OF SOLID-STATE CIRCUITS (JSSC) paper [5] 1 of concern, is fair and correct. This is substantiated by the major results of Ballantyne’s own experiments in his paper [1], contrary to his com- ments, as we will expound upon shortly. A. On Reference [1]

回应关于未引用Ballantyne论文的质疑，并讨论其设计的稳定性问题。

未明确提及

JSSC 2008第6期Clocking & PLLs

Comments and Corrections Comments on “On the Self-Generation of Electrical Soliton Pulses” Gary J. Ballantyne

论文讨论了电孤子振荡器的自生成问题，并澄清了先前工作的遗漏和误解。

无

JSSC 2008第6期RF & WirelessLNA

JUNE 2008 VOLUME 43 NUMBER 6 IJSCBC ISSN 0018-9200 Retraction of Papers

IEEE JSSC 2008年6月刊包含多篇关于射频集成电路设计的论文，涵盖宽带Balun-LNA、Ku波段混频器、相控阵接收机等主题。

如：0.18μm SiGe BiCMOS, 5.4mW/0.07mm², 2.4GHz

JSSC 2008第6期RF & Wireless

New Associate Editor I AM happy to announce the appointment of Prof

IEEE JSSC期刊宣布Kari Halonen教授担任副主编，专长于模拟和射频电路设计。

无

JSSC 2008第6期Other

Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Ofﬁce at http:// www.uspto.gov. 7,304,483 December 4, 2007 One Terminal Capacitor Interface Circuit Inventors: John O’Dowd (Co. Limerick, IE), Damien McCartney (Limerick, IE), and Gabriel Banarie (Limerick, IE) Assignee: Analog Devices, Inc. (Norwood, MA)

一种用于感测差分电容器电容的单端电容器接口电路。

无

JSSC 2008第6期Other

Retraction of Papers With Falsiﬁed Information THE J OURNAL has conducted an investigation and deter- mined that a number of papers published by Mr. Adrian Maxim in the J OURNAL and in conferences sponsored by the Solid-State Circuits Society contain falsiﬁed information. Speciﬁcally, IEEE has determined that Mr. Maxim falsi- ﬁed measurement data and chip photographs and reported on nonexistent designs. In response to an inquiry, Mr. Maxim acknowledged that the following people listed as co-authors on

IEEE JSSC撤回Adrian Maxim因伪造数据和作者信息的论文。

JSSC 2008第6期Power ManagementDLLClock Generation

The Design and Analysis of a Fully Integrated Multiplying DLL With Adaptive Current Tuning Keng-Jan Hsiao and Tai-Cheng Lee

设计并分析了一种全集成自适应电流调整的乘法DLL，用于生成低抖动时钟。

0.18μm CMOS, 1.8V, 9mW, 229.5MHz, 3.5ps rms jitter

JSSC 2008第6期RF & WirelessLNA

Wideband Balun-LNA With Simultaneous Output Balancing, Noise-Canceling and Distortion-Canceling Stephan C. Blaakmeer , Member , IEEE, Eric A. M. Klumperink , Senior Member , IEEE

提出一种宽带巴伦低噪声放大器，结合共栅和共源级实现噪声与失真抵消。

65nm CMOS, 1.2V, 15dB增益, NF 3.5dB, IIP2 +20dBm, IIP3 0dBm, 21mW功耗

JSSC 2008第7期Other

40 MHz IF 1 MHz Bandwidth Two-Path Bandpass /6/1Modulator With 72 dB DR Consuming 16 mW Ivano Galdi, Student Member , IEEE

介绍了一种40 MHz中频、1 MHz带宽的双路径带通ΣΔ调制器，具有72 dB动态范围和低功耗特性。

0.18μm CMOS, 1.8V, 60MHz时钟, 16mW功耗, 72dB DR, 65.1dB峰值SNR

JSSC 2008第7期RF & WirelessTransceiver

A 1 V Wireless Transceiver for an Ultra-Low-Power SoC for Biotelemetry Applications Alan Chi Wai Wong, Ganesh Kathiresan, Chung Kei Thomas Chan, Omar Eljamaly, Okundu Omeni, Declan McDonagh, Alison J. Burdett, and

本文介绍了一种用于生物遥感和无线体域网的低功耗1V射频收发器。

0.9-1.5V, 50kbit/s, 102dBm接收灵敏度, 7dBm发射功率

JSSC 2008第7期RF & WirelessLNA

A 64 GHz LNA With 15.5 dB Gain and 6.5 dB NF in 90 nm CMOS

本文介绍了一种用于毫米波应用的90nm CMOS集成LNA，具有高增益和低噪声。

90nm CMOS, 1.65V, 64GHz, 15.5dB增益, 6.5dB NF

JSSC 2008第7期Other

A 65 nm CMOS Multistandard, Multiband TV Tuner for Mobile and Multimedia Applications Iason V assiliou, Member , IEEE, Kostis V avelidis, Member , IEEE

65纳米CMOS工艺实现的多标准多频段电视调谐器，支持多种数字电视标准。

65nm CMOS, 1.2至1.8 GHz, 140 mW

JSSC 2008第7期RF & Wireless

A CMOS 5 nV/61 Hz 74-dB-Gain-Range 82-dB-DR Multistandard Baseband Chain for Bluetooth, UMTS, and WLAN Stefano D’Amico

一种用于多标准接收器的CMOS模拟基带链，具有低噪声和高动态范围。

0.13μm CMOS, 1.65mm², 5nV/√Hz, 82dB DR, 11mA

JSSC 2008第7期Other

A Conﬁgurable High-Side/Low-Side Driver With Fast and Equalized Switching Delay Michael Wendt, Lenz Thoma

一种可配置的高边/低边驱动器，具有快速且均衡的开关延迟

高边配置下栅极电压可低至-28V，低边配置下漏极电压可高达45V

JSSC 2008第7期RF & Wireless

A Flexible, Ultra-Low-Energy 35 pJ/Pulse Digital Back-End for a QAC IR-UWB Receiver Marian V erhelst, Student Member , IEEE

一种用于QAC IR-UWB接收器的超低能耗数字后端，支持多种频段和脉冲速率。

0.13μm CMOS, 3.5mW (采集模式), 1.5mW (数据接收), 35pJ/脉冲

JSSC 2008第7期Data ConvertersPipeline ADC

A High Bandwidth Power Scalable Sub-Sampling 10-Bit Pipelined ADC With Embedded Sample and Hold

提出一种功率可扩展的10位流水线ADC，通过消除前端采样保持电路降低功耗20%。

1.8V, 0.18μm CMOS, 6150 MS/s, SNDR 51.5 dB @ 179 MHz, 52.2 dB @ 267 MHz

JSSC 2008第7期Power ManagementTDC

A Local Passive Time Interpolation Concept for V ariation-Tolerant High-Resolution Time-to-Digital Conversion

提出一种高分辨率、低延迟的时间数字转换器，采用被动电压分压器进行局部插值，具有抗工艺变化的鲁棒性。

4.7 ps时间分辨率，1.2 LSB积分非线性，0.6 LSB微分非线性

JSSC 2008第7期Data ConvertersDelta-Sigma ADC

A Single-Die 124 dB Stereo Audio Delta-Sigma ADC With 111 dB THD

一款高效能立体声Delta-Sigma ADC，具有124 dB动态范围和111 dB THD。

124 dB动态范围, 111 dB THD, 20 kHz带宽, <330 mW功耗

JSSC 2008第7期Image SensorsCMOS Image Sensor

A Wide DR and Linear Response CMOS Image Sensor With Three Photocurrent Integrations in Photodiodes, Lateral Overﬂow Capacitors, and Column Capacitors Noriko Ide, Woonghee Lee

一种具有宽动态范围和线性响应的CMOS图像传感器，采用三种光电流积分技术。

100 dB动态范围，180 dB入射光动态范围，1/3英寸图像传感器

JSSC 2008第7期Digital CircuitsNeural Network Accelerator

A Wideband Millimeter-Wave Power Ampliﬁer With 20 dB Linear Power Gain and +8 dBm Maximum Saturated Output Power Y anyu Jin, Student Member , IEEE, Mihai A. T. Sanduleanu , Member , IEEE, and John R. Long , Member , IEEE

一款90纳米CMOS工艺的毫米波功率放大器，具有20 dB线性增益和8 dBm输出功率。

52.4 GHz时19.7 dB增益，60 GHz时10.3 dB增益，最大饱和输出功率3.1 dBm，峰值PAE 4.2%

JSSC 2008第7期Data ConvertersPipeline ADCDAC

An 11-Bit 45 MS/s Pipelined ADC With Rapid Calibration of DAC Errors in a Multibit

提出一种快速校准多级ADC中DAC和增益误差的技术，显著提升性能。

45 MS/s, 11-bit, 1.8V, 0.18μm CMOS

JSSC 2008第7期RF & Wireless

An Assessment of µ-Czochralski, Single-Grain Silicon Thin-Film Transistor Technology for Large-Area, Sensor and 3-D Electronic Integration Nitz Saputra, Student Member , IEEE

评估采用µ-Czochralski单晶硅薄膜晶体管技术在模拟和射频应用中的性能。

DC增益55 dB，带宽6.3 MHz，PSRR 50 dB

JSSC 2008第7期Other

Automatic Gate Biasing of an SCCMOS Power Switch Achieving Maximum Leakage Reduction and Lowering Leakage Current Variability Alexandre Valentian and Edith Beigné

提出一种自动偏置电路，优化SCCMOS电源开关的栅极电压以最大程度降低漏电流。

65nm Bulk技术，漏电流降低两个数量级，功耗开销45nW（常温）

JSSC 2008第7期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.927554

无法提供概要，因缺少摘要和具体内容信息

无

JSSC 2008第7期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.927555

无摘要

JSSC 2008第7期Clocking & PLLsNeural Network Accelerator

Features and Design Constraints for an Optimized SC Front-End Circuit for Capacitive Sensors With a Wide Dynamic Range Ali Heidary and Gerard C. M. Meijer , Senior Member , IEEE

本文提出了一种用于宽动态范围电容传感器的优化开关电容前端电路设计方法。

1 pF至300 pF电容范围，14位线性度，16位分辨率，100 ms测量时间

JSSC 2008第7期Other

Interface Electronics for a CMOS Electrothermal Frequency-Locked-Loop Cheng Zhang and Koﬁ A. A. Makinwa , Senior Member , IEEE

本文提出了一种新型CMOS电热频率锁定环，通过电热滤波器的温度依赖性相位偏移确定输出频率。

输出频率未调整扩散小于0.45%（-40°C至100°C），温度传感误差小于0.7°C

JSSC 2008第7期Other

Introduction to the Special Issue on the 33rd European Solid-State Circuits Conference (ESSCIRC 2007)

本期IEEE JSSC特刊精选了2007年第33届欧洲固态电路会议(ESSCIRC)的论文，涵盖模拟/RF电路和数字电路的最新研究。

1V, 0.13μm CMOS

JSSC 2008第7期RF & WirelessTransceiver

JUL Y 2008 VOLUME 43 NUMBER 7 IJSCBC (ISSN 0018-9200) SPECIAL ISSUE ON THE 33RD EUROPEAN SOLID-STA TE CIRCUITS CONFERENCE (ESSCIRC 2007)

该期刊收录了多篇关于低功耗无线通信、毫米波电路和生物遥测应用的论文。

1 V, 65 nm, 5 nV/√Hz, 15.5 dB增益, 6.5 dB NF

JSSC 2008第7期Other

Light Source Position Measurement Technique Applicable in SOI Technology Christian Koch, Jürgen Oehm, Jannik Emde, and

提出一种适用于SOI技术的远距离光源位置测量方法

高灵敏度光学传感器

JSSC 2008第7期Other

Subthreshold Source-Coupled Logic Circuits for Ultra-Low-Power Applications Armin Tajalli, Student Member , IEEE, Elizabeth J. Brauer , Member , IEEE

提出一种新型超低功耗源耦合逻辑电路，适用于弱反型区工作。

0.18μm CMOS, 300mV, 10pA, <1fJ

JSSC 2008第7期Image Sensors

Time-of-Flight 3-D Imaging Pixel Structures in Standard CMOS Processes Daniel Durini

研究标准CMOS工艺下的TOF 3D成像像素结构及其应用。

0.5μm和0.35μm CMOS工艺

JSSC 2008第8期RF & Wireless

AUGUST 2008 VOLUME 43 NUMBER 8 IJSCBC (ISSN 0018-9200) SPECIAL ISSUE ON THE IEEE 2007 CUSTOM INTEGRA TED CIRCUITS CONFERENCE (CICC 2007)

IEEE JSSC 2008年8月特刊收录多篇前沿集成电路设计论文，涵盖宽带接收机、WiBro/WiMAX收发器、RFID读写器等方向。

如：65nm CMOS, W波段, 2.5Gb/s, 30.5dBm PAE 48%

JSSC 2008第8期MemoryEmerging Memory

A 180 Kbit Embeddable MRAM Memory Module Joseph J. Nahas , Senior Member , IEEE, Thomas W. Andre

开发了一种180 Kbit MRAM模块，采用0.28微米CMOS工艺，具有双感测放大器和切换电容写入驱动。

180 Kbit, 0.28 micron CMOS

JSSC 2008第8期Clocking & PLLsVCOCDR

A 2.5 Gb/s Run-Length-Tolerant Burst-Mode CDR Based on a 1/8th-Rate Dual Pulse Ring Oscillator Sander L. J. Gierkink , Member , IEEE

提出一种基于18分频双脉冲环路的25Gbps容忍长连零的突发模式时钟数据恢复电路

2.5Gb/s, 72bits长连零容忍, 42mW@1.2V, 2.7ps抖动

JSSC 2008第8期RF & Wireless

A 30.5 dBm 48% PAE CMOS Class-E PA With Integrated Balun for RF Applications

研究高效能Class-E功率放大器与集成巴伦的CMOS设计

31 dBm输出功率，58% PAE，67%漏极效率（1.7 GHz）；30.5 dBm输出功率，48% PAE，55%漏极效率（1.6 GHz）

JSSC 2008第8期RF & Wireless

A 63 mA 112/94 dB DR IF Bandpass /1/6 Modulator With Direct Feed-Forward Compensation and Double Sampling Takaya Y amamoto

开发了一种用于AM/FM收音机调谐器的10.7 MHz中频带通离散时间4阶4位ΔΣ调制器，采用直接前馈补偿和双采样技术。

112 dB动态范围（AM 3 kHz带宽），94 dB动态范围（FM 200 kHz带宽），63 mA电流消耗

JSSC 2008第8期Data ConvertersDelta-Sigma ADC

A Delta-Sigma Modulator With a Widely Programmable Center Frequency and 82-dB Peak SNDR Kentaro Y amamoto, Student Member , IEEE, Anthony

本文介绍了一种具有广泛可编程中心频率的四位四阶Delta-Sigma调制器设计。

0.18μm CMOS, 1.8V, 115mW, 40MHz采样频率, SNDR 71-82dB, SNR 76-86dB

JSSC 2008第8期Other

A High-Throughput Maximum a Posteriori

提出一种基于前向算法的高吞吐量最大后验概率检测器，适用于高速通信系统。

0.13μm CMOS, 750 Mb/s, 2.4 W

JSSC 2008第8期RF & WirelessTransceiver

A Single-Chip UHF RFID Reader in 0.18 /22m CMOS Process Wenting Wang, Shuzuo Lou, Kay W. C. Chui, Sujiang Rong, Chi Fung Lok, Hui Zheng, Hin-Tat Chan, Sau-Wing Man, Howard C. Luong , Senior Member , IEEE, Vincent K. Lau, and Chi-Ying Tsui

一款集成所有模块的单片UHF RFID读写器，采用0.18μm CMOS工艺，优化了多协议操作的功耗。

0.18μm CMOS, 276.4 mW, 10.4 dBm, -70 dBm, -5 dBm self-interferer

JSSC 2008第8期RF & Wireless

A V ersatile, Low Power, High Performance BiCMOS MIMO/Diversity Direct Conversion Transceiver IC for WiBro/WiMAX (802.16e)

本文介绍了一种低功耗高性能的双信号路径直接转换WiBro/WiMAX收发器。

0.25μm SiGe BiCMOS, 2.8V, 65/103 mA

JSSC 2008第8期RF & WirelessLNANeural Network Accelerator

A Wideband W-Band Receiver Front-End in 65-nm CMOS Mehdi Khanpour, Student Member , IEEE , Keith W. Tang, Patrice Garcia, and Sorin P. V oinigescu, Senior Member , IEEE

65纳米CMOS工艺下的宽带W波段接收前端设计

13 dB增益, 8.5至10 dB噪声系数, 89 mW功耗

JSSC 2008第8期Other

Active CMOS Sensor Array for Electrochemical

本文设计了一种用于电化学生物分子检测的4x4有源CMOS传感器阵列。

0.25μm CMOS

JSSC 2008第8期Clocking & PLLsNeural Network Accelerator

An EEPROM Programming Controller for Passive UHF RFID Transponders With Gated Clock Regulation Loop and Current Surge Control Raymond E. Barnett

提出一种用于无源UHF RFID标签的EEPROM编程控制器，提升写入擦除耐久性。

0.35μm CMOS, 14V编程电压, 7μW功耗

JSSC 2008第8期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.928804

无摘要信息，无法提供概要。

无关键性能指标信息。

JSSC 2008第8期Power Management

Integrated Regulation for Energy-Efﬁcient

通过推挽拓扑和比较器反馈技术，实现高效数字电路的线性稳压，降低电源噪声30%并减少总功耗1.4%。

65nm SOI, 30%电源噪声降低, 1.4%总功耗减少

JSSC 2008第8期RF & Wireless

Introduction to the Special Issue on the IEEE 2007 Custom Integrated

IEEE JSSC特刊介绍2007年CICC会议的14篇论文，涵盖无线射频、混合信号、数字IC等多个技术领域。

75-to-91 GHz, 13 dB增益, 8.5-10 dB噪声系数

JSSC 2008第8期Other

Power Reduction Techniques for LDPC Decoders Ahmad Darabiha, Student Member , IEEE , Anthony

本文研究了适用于低电压和低功耗操作的LDPC解码器VLSI架构。

0.13μm CMOS, 0.6V, 3.3 Gb/s

JSSC 2008第8期MemorySRAM

Simple Statistical Analysis Techniques to Determine Optimum Sense Amp Set Times Robert M. Houle

提出统计分析方法优化SRAM感应放大器设置时间

65nm CMOS

JSSC 2008第9期RF & WirelessTransceiver

17 GHz RF Front-Ends for Low-Power Wireless

17 GHz低功耗无线传感器网络射频前端设计

0.25μm SiGe:C BiCMOS, 2.5V, 10 Mbit/s

JSSC 2008第9期Clocking & PLLs

A6 4 64-Pixel CMOS Test Chip for the Development of Large-Format Ultra-High-Speed Snapshot Imagers Robert Berger, Dennis D. Rathman, Brian M. Tyrrell, E. J. Kohler, Michael K. Rose, R. Allen Murphy, Theodore S. Perry, Harry F. Robey, Franz A. Weber, David M. Craig, Antonio M. Soares, Stephen P. Vernon

一款用于大规模高速成像研究的64像素CMOS测试芯片，具有低偏斜和抖动特性。

曝光时间75 ps至305 ps，偏斜时间小于3 ps，抖动小于1.2 ps rms

JSSC 2008第9期Power ManagementPLL

A 0.4 ps-RMS-Jitter 1–3 GHz Ring-Oscillator PLL Using Phase-Noise Preampliﬁcation

提出一种低抖动环形振荡器PLL设计，采用相位噪声预放大技术

0.4 ps rms抖动, 13 GHz, 23 mW功耗, 0.07 mm²面积

JSSC 2008第9期Power ManagementBoost ConverterNeural Network Accelerator

A 0.9-V Input Discontinuous-Conduction-Mode Boost Converter With CMOS-Control Rectiﬁer

提出一种0.9V输入、2.5V/100mA输出的DCM升压转换器，采用新型低压PWM调制器和CMOS控制整流器，效率达85%。

0.9V输入，2.5V/100mA输出，85%效率，667kHz开关频率

JSSC 2008第9期Other

A 195 mW/152 mW Mobile Multimedia SoC With Fully Programmable 3-D Graphics and MPEG4/H.264/JPEG

本文介绍了一款低功耗多媒体SoC，支持全可编程3D图形和多种视频编解码，适用于移动设备。

0.13μm CMOS, 152mW (视频应用), 195mW (3D图形应用), 9.1Mvertices/s顶点填充率

JSSC 2008第9期RF & WirelessPhased ArrayNeural Network Accelerator

A 22–24 GHz 4-Element CMOS Phased Array With On-Chip

本文介绍了一种22-24 GHz CMOS 4元件相控阵，具有低功耗和小面积特点。

13 dB输入输出匹配，9-12 dB增益，7.5-8.0 dB噪声系数，9.5-12.5 dBm IIP3，4位相位控制

JSSC 2008第9期Power ManagementCharge PumpPLL

A 4–6.4 GHz LC PLL With Adaptive Bandwidth Control for a Forwarded

一款采用自适应带宽控制的464 GHz LC PLL，用于转发时钟链路

6.4 Gb/s时2-UI抖动0.9 ps RMS

JSSC 2008第9期RF & Wireless

A 48–860 MHz CMOS Low-IF Direct-Conversion DTV Tuner

一款无需外接谐波抑制和镜像滤波器的CMOS低中频直接转换DTV调谐器

4-7dB系统噪声系数, 86dBm灵敏度, 31.5dB MER, 750mW功耗

JSSC 2008第9期Data ConvertersFlash ADCNeural Network Accelerator

A 6-Bit 1.6-GS/s Low-Power Wideband Flash ADC Converter in 0.13-/22m CMOS Technology

提出一种新型终止技术，降低闪存ADC的输入电容和功耗。

6-bit, 1.6GS/s, 30dB SNDR, 800MHz ERBW, 180mW

JSSC 2008第9期RF & Wireless

A Methodology for Fast VSWR Protection Implemented in a Monolithic 3-W 55% PAE RF CMOS Power Ampliﬁer

提出一种快速VSWR保护方法，应用于单片3W 55% PAE RF CMOS功率放大器。

0.25-μm 2-V CMOS, 3-W output power, 55% PAE, 20:1 load VSWR

JSSC 2008第9期RF & Wireless

A Millimeter-Wave

一种毫米波电路技术通过电感反馈提升谐振电路速度62%，实现128GHz振荡器。

128 GHz, 9 mW, 105 dBc/Hz at 10-MHz offset, 125 GHz, 10.5 mW

JSSC 2008第9期RF & Wireless

A Non-Coherent DPSK Data Receiver With Interference Cancellation for Dual-Band

提出一种无需高阶滤波器的非相干DPSK接收机，用于双频带遥测系统，有效抑制功率信号干扰。

0.35μm CMOS, 6.2mW, 2.6×1.7mm²

JSSC 2008第9期RF & Wireless

A Quad-Band GSM/EDGE-Compliant SiGe-Bipolar Power Ampliﬁer

一款符合GSM/EDGE标准的四频段SiGe双极功率放大器芯片

3.3V下830MHz输出35.9dBm，1710MHz输出32.3dBm，峰值功率附加效率分别为56%和44%

JSSC 2008第9期RF & WirelessNeural Network Accelerator

A Silicon-Germanium Receiver for X-Band Transmit/Receive

研究硅锗BiCMOS技术在X波段雷达收发模块中的应用，展示了一个5位接收器的性能。

8-10.7 GHz, 11 dB增益, 4.1 dB噪声系数, 13 dBm输入三阶截点, 33 mW功耗

JSSC 2008第9期RF & Wireless

A Single-Ended Fully Integrated SiGe 77/79 GHz Receiver for

开发了用于FMCW汽车雷达的SiGe HBT单端77/79 GHz接收器。

20/21.7 dB增益LNA, 13.4/7 dB增益混频器, 79-82 GHz VCO, 90 dBc/Hz@1 MHz相位噪声, 5 dBm VCO输出功率, 595 mW功耗

JSSC 2008第9期MemorySRAM

A Stable 2-Port SRAM Cell Design Against Simultaneously Read/Write-Disturbed Accesses

提出一种新型双端口SRAM单元设计，提升读写干扰下的稳定性并减小面积。

65nm CMOS, 2.4倍最小Icell提升, 20%单元面积减小, 44%静态噪声容限提升

JSSC 2008第9期Digital Circuits

An 8.6 mW 25 Mvertices/s 400-MFLOPS 800-MOPS 8.91 mm/50Multimedia Stream Processor Core for

一款低功耗高性能多媒体流处理器，支持图形和视频处理。

50 MHz, 400 MFLOPS, 800 MOPS, 86 mW

JSSC 2008第9期Other

An On-Chip Test Structure and Digital Measurement Method for Statistical Characterization of Local Random Variability in a Process

提出一种基于数字电压测量的片上测试结构，用于纳米技术中最小尺寸器件的随机变异表征。

0.13μm CMOS, 误差5%–10%

JSSC 2008第9期Wireline I/O

Challenges in the Cell-Based Design of Very-High-Speed SiGe-Bipolar ICs at 100 Gb/s

提出了一种基于单元的设计方法，用于高效设计100 Gb/s及以上速率的SiGe双极集成电路。

100 Gb/s

JSSC 2008第9期Clocking & PLLs

Comments and Corrections Comments on “Comments on “A General Theory of Phase Noise in Electrical Oscillators”” Lei Lu, Zhangwen Tang, Pietro Andreani, Andrea Mazzanti, and

纠正关于相位噪声表达式的错误，证明原始结论正确

无

JSSC 2008第9期Data ConvertersNeural Interface

Design Optimization for Integrated Neural

提出一种优化集成神经记录系统设计的方法，重点考虑功耗和芯片面积。

0.35μm CMOS, 1.65V, 5.3mW

JSSC 2008第9期RF & WirelessPAM-4

Design and Comparison of Three 20-Gb/s Backplane Transceivers for Duobinary, PAM4, and NRZ Data

研究比较了三种20Gbps背板收发器的性能，包括双二进制、PAM4和NRZ信号格式。

20-Gb/s PRBS数据，40-cm Rogers和10-cm FR4通道

JSSC 2008第9期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.2005756

该论文探讨了数字对象标识符在JSSC期刊中的应用。

无

JSSC 2008第9期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.2005757

无摘要提供，无法生成概要

无摘要提供，无法确定关键性能指标

JSSC 2008第9期Data Converters

Dynamic Element Matching to Prevent Nonlinear Distortion From Pulse-Shape Mismatches in High-Resolution DACs

动态元件匹配技术消除高分辨率DAC中的非线性失真

0.18μm CMOS, 14-bit, 100MHz, SFDR 83-84dB

JSSC 2008第9期RF & WirelessCDREqualizer

Edge and Data Adaptive Equalization of Serial-Link Transceivers

提出一种补偿数据和边缘样本的自适应均衡器，改善串行链路性能。

0.13μm/0.18μm CMOS, 3.6Gb/s, BER<10^-12, 120" FR4信道

JSSC 2008第9期RF & Wireless

Introduction to the Special Issue on the 2007 Bipolar/BiCMOS Circuits and

2007年Bipolar/BiCMOS电路与技术会议精选论文集，涵盖先进工艺、电路设计、模型、可靠性等主题。

无

JSSC 2008第9期Other

Match Sensing Using Match-Line Stability in Content-Addressable Memories (CAM)

提出一种基于匹配线稳定性的内容可寻址存储器匹配检测方案，显著降低能耗。

144x144 三元CAM阵列，功耗降低50%

JSSC 2008第9期mm-Wave

Millimeter-Wave Integrated Circuits in 65-nm CMOS

65纳米CMOS工艺下毫米波集成电路的设计与测量

40GHz放大器增益14.3dB, 60GHz放大器噪声系数5.6dB, 混频器转换损耗12.5dB

JSSC 2008第9期RF & WirelessEqualizer

Near-Optimal Equalizer and Timing Adaptation for I/O Links Using a BER-Based Metric

提出基于误码率最小化的I/O链路均衡器自适应策略，显著提升接收电压裕度。

90-nm CMOS

JSSC 2008第9期RF & Wireless

SEPTEMBER 2008 VOLUME 43 NUMBER 9 IJSCBC (ISSN 0018-9200) SPECIAL SECTION ON THE 2007 BIPOLAR/BICMOS CIRCUITS AND TECHNOLOGY MEETING

该期刊包含多篇关于高速SiGe双极集成电路、雷达模块接收器、无线传感器网络前端和神经记录系统的论文。

高速、低功耗、多频段兼容

JSSC 2008第9期MemorySRAM

X-Calibration: A Technique for Combating Excessive Bitline Leakage Current in Nanometer SRAM Designs

提出X校准技术，有效解决纳米级SRAM位线泄漏电流问题。

320μA位线泄漏电流

JSSC 2008第10期Digital CircuitsPower AmplifierNeural Network Accelerator

250 W HVHBT Doherty With 57% WCDMA Efﬁciency Linearized to 55 dBc for 2c11 6.5 dB PAR

采用HVHBT GaAs技术的250W对称Doherty放大器，实现57%效率和55dBc线性化ACPR。

250W饱和功率，57%效率，55dBc ACPR，28V偏置

JSSC 2008第10期Data ConvertersFlash ADC

A 6-bit 3.5-GS/s 0.9-V 98-mW Flash ADC in 90-nm CMOS

一款6位3.5GS/s低功耗闪存ADC，采用90nm CMOS工艺，具有高速低压特性。

6-bit 3.5GS/s 0.9V 98mW

JSSC 2008第10期Clocking & PLLsCDR

A 622-Mb/s Mixed-Mode BPSK Demodulator Using a Half-Rate Bang-Bang

提出一种新型混合模式BPSK解调器，适用于家庭网络CATV线路。

0.18-μm CMOS, 1.8V, 622-Mb/s

JSSC 2008第10期RF & Wireless

A Digitally Modulated Polar CMOS Power Ampliﬁer With a 20-MHz

一种采用数字极性架构的CMOS射频功率放大器，提升高线性信号放大时的功率效率。

0.18μm CMOS, 1.7V, 1.6GHz载频, 20MHz带宽, 6.7% PAE, -26.8dB EVM, 13.6dBm输出功率

JSSC 2008第10期Other

A GSM/EDGE/WCDMA Adaptive Series-LC Matching Network Using RF-MEMS Switches

采用RF-MEMS开关的自适应系列LC匹配网络，提升多频多模移动电话链路质量。

插入损耗0.5dB, 谐波失真<-85dBc@35dBm, EVM<1%@27dBm, 电容调谐比~10

JSSC 2008第10期Wireline I/O

A Large Swing, 40-Gb/s SiGe BiCMOS Driver With Adjustable Pre-Emphasis for Data Transmission Over 75 /10Coaxial Cable

一款具有可调预加重功能的大型摆动40-Gb/s SiGe BiCMOS驱动器

42 dB差分小信号增益，22 GHz 3-dB带宽，20 GHz时增益峰值控制达25 dB

JSSC 2008第10期RF & Wireless

A Low-Power Fully Implantable 15-Channel Retinal Stimulator Chip Luke S. Theogarajan

一种低功耗全植入式15通道视网膜刺激器芯片，用于视网膜假体，帮助恢复AMD等疾病患者的视力。

0.5μm CMOS, 2.5V, 2mW功耗

JSSC 2008第10期RF & Wireless

A Low-Power Fully Monolithic Subthreshold CMOS Receiver With Integrated LO Generation for 2.4 GHz Wireless PAN Applications Bevin George Perumana , Student Member , IEEE

本文介绍了一种用于2.4 GHz WPAN应用的低功耗全单片亚阈值CMOS接收器。

0.18μm CMOS, 1.4 mW, 43 dB gain, 5 dB noise figure

JSSC 2008第10期MemorySRAM

A V ariation-Tolerant Sub-200 mV 6-T Subthreshold SRAM Bo Zhai, Scott Hanson , Student Member , IEEE

提出一种深亚阈值6-T SRAM设计，采用门控反馈写入辅助技术，在0.13微米CMOS工艺下实现193mV至1.2V工作电压范围，能耗降低36%。

0.13μm CMOS, 193mV-1.2V, 36%能耗降低

JSSC 2008第10期Data Converters

An Ultra-Wideband 7-Bit 5-Gsps ADC Implemented in Submicron InP HBT Technology Beckie Chan

采用InP HBT技术实现的7位5Gsps超宽带ADC，具有高采样率和宽带宽性能。

7位分辨率，5 Gsps采样率，6 ENoB，8.4 W功耗

JSSC 2008第10期RF & Wireless

Analysis and Design of RF CMOS Attenuators

分析并设计了一种宽动态范围的CMOS衰减器，采用0.13μm工艺，频率范围DC-2.5GHz。

0.13μm CMOS, DC-2.5GHz, 0.9–3.5 dB插入损耗, 42 dB最大衰减, IIP3 +32 dBm

JSSC 2008第10期RF & Wireless

Chopper Stabilization of Analog Multipliers, Variable Gain Ampliﬁers, and Mixers

采用斩波稳定技术实现模拟乘法器的超低偏移设计

1.5μV残余偏移（同类最佳）

JSSC 2008第10期Other

Introduction to the Special Section on the 2008 Compound Semiconductor Integrated Circuit Symposium (CSICS’08)

2008年化合物半导体集成电路研讨会精选论文介绍

6 ENoB Nyquist性能, 3.6V峰峰值输出, 77-85GHz频率范围

JSSC 2008第10期mm-Wave

Metamorphic HEMT MMICs and Modules for Use in a High-Bandwidth 210 GHz Radar Axel Tessmann, Ingmar Kallfass, Arnulf Leuther, Hermann Massler, Michael Kuri, Markus Riessle, Martin Zink, Rainer Sommer, Alfred Wahlen, Helmut Essen, V olker Hurm, Michael Schlechtweg, and

开发用于210 GHz雷达系统的W波段和G波段毫米波单片集成电路及模块。

210 GHz雷达系统，8 GHz瞬时带宽，1.8 cm空间分辨率

JSSC 2008第10期Wireline I/O

OCTOBER 2008 VOLUME 43 NUMBER 10 IJSCBC (ISSN 0018-9200) SPECIAL SECTION ON THE 2008 COMPOUND SEMICONDUCTOR INTEGRATED CIRCUIT SYMPOSIUM (CSICS’08) Introduction to the Special Section on the 2008 Compound Semiconductor Integrated Circuit Symposium (CSICS’08) ..

该期刊包含多篇关于高频半导体集成电路设计的论文，涵盖SiGe BiCMOS驱动、超宽带ADC、毫米波雷达等前沿技术。

40-Gb/s, 5-Gsps, 210 GHz

JSSC 2008第10期RF & Wireless

Single-Chip W-band SiGe HBT Transceivers and Receivers for Doppler Radar and Millimeter-Wave Imaging Sean T. Nicolson, Student Member , IEEE

首款采用SiGe HBT技术的77-85 GHz单芯片直接转换收发器，用于多普勒雷达和毫米波成像。

40 dB转换增益，77-85 GHz带宽，3.85 dB噪声系数，35 dBm饱和输出功率

JSSC 2008第10期RF & WirelessPhased Array

Single-Ended and Differential Ka-Band BiCMOS Phased Array Front-Ends

开发了Ka波段单端和差分相控阵前端，采用0.12μm SiGe BiCMOS工艺。

22.5°相位分辨率, 4° rms相位误差, 11 mW功耗, 3.4 dB噪声系数

JSSC 2008第10期Digital CircuitsNeural Network Accelerator

Ultra-Low-V oltage 20-GHz Frequency Dividers Using Transformer Feedback in 0.18- /22m CMOS Process

采用变压器反馈技术的超低压20GHz分频器设计

0.18μm CMOS, 0.5V/0.6V, 16.1-20GHz, 2.75-13.6mW

JSSC 2008第11期Other

04685414 2

无摘要信息，无法提供概要

无

JSSC 2008第11期Data ConvertersDAC

A 130 nm CMOS 6-bit Full Nyquist 3 GS/s DAC

130 nm CMOS工艺下6位全奈奎斯特3 GS/s DAC，具有低功耗和高线性度。

130 nm CMOS, 3 GS/s, 29 mW, SFDR >36 dB

JSSC 2008第11期Clocking & PLLsPLL

A 14 mW Fractional-N PLL Modulator With a Digital Phase Detector and Frequency Switching Scheme Mark A. Ferriss , Student Member , IEEE, and Michael P . Flynn , Senior Member , IEEE

提出一种用于分数-N PLL的全数字相位检测器，实现高调制速率与频率精度。

2.2GHz, 142kHz环路带宽, 927.5kbps FSK调制速率, 14mW功耗

JSSC 2008第11期Digital Circuits

A 195 mW, 9.1 MV ertices/s Fully Programmable 3-D Graphics Processor for Low-Power Mobile Devices Jeong-Ho Woo, Student Member , IEEE

一款为移动设备设计的低功耗、高性能3D图形处理器，支持全编程顶点和像素操作。

195 mW功耗, 9.1 Mvertices/s吞吐量, 0.13μm CMOS工艺

JSSC 2008第11期RF & Wireless

A 2 Gb/s Bi-Directional Inter-Chip Data Transceiver With Differential Inductors for High Density Inductive

该论文展示了一种在180纳米CMOS技术中实现的2 Gb/s双向芯片间数据收发器，采用差分电感器减少串扰并节省面积。

180nm CMOS, 2 Gb/s, 64% area reduction

JSSC 2008第11期RF & WirelessEqualizer

A 40 Gb/s CMOS Serial-Link Receiver With Adaptive Equalization and Clock/Data Recovery Chih-Fan Liao, Student Member , IEEE

一款40 Gb/s CMOS串行链路接收器，具有自适应均衡和时钟数据恢复功能。

90nm CMOS, 115mW功耗, 40Gb/s速率, 4m电缆补偿, 10dB@20GHz损耗

JSSC 2008第11期Digital Circuits

A 430 MHz, 280 mW Processor for the Conversion of Cartesian to Polar Coordinates in 0.25 /22m CMOS

提出一种新型直角坐标转极坐标处理器架构，采用对数系统计算相位，无需乘法运算。

0.25μm CMOS, 430MHz, 0.64mW/MHz

JSSC 2008第11期MemoryDRAM

A 512 Mb Two-Channel Mobile DRAM (OneDRAM) With Shared Memory Array Jung-Sik Kim, Kyungwoo Nam, Chi Sung Oh, Han Gu Sohn, Donghyuk Lee, Sooyoung Kim, Jong-Wook Park, Yongjun Kim, Mi-Jo Kim, Jin-Guk Kim, Hocheol Lee, Jinhyoung Kwon, Dong Il Seo, Young-Hyun Jun

采用90nm技术开发的512Mb双通道移动DRAM，支持双通道独立操作和共享内存阵列。

1.8V电源，最大数据传输速率333Mbps/pin

JSSC 2008第11期Image Sensors

A 64 mW High Picture Quality H.264/MPEG-4 Video Codec IP for HD Mobile Applications in 90 nm CMOS Seiji Mochizuki, Tetsuya Shibayama, Masaru Hase, Fumitaka Izuhara, Kazushi Akie, Masaki Nobori, Ren Imaoka, Hiroshi Ueda, Kazuyuki Ishikawa, and

开发了一种用于移动设备的高清H.264/MPEG-4双视频编解码器IP，支持实时高清视频处理，功耗仅64mW。

144 MHz（HD），54 MHz（SD），64 mW

JSSC 2008第11期Power ManagementEqualizer

A CMOS 1 Gb/s 5-Tap Fractionally-Spaced Equalizer David Hernandez-Garduno

设计了一种1 Gb/s 5抽头分数间隔均衡器，用于CAT5e电缆的信号均衡。

1 Gb/s, 500 ps可调群延迟, 600 MHz带宽, 58%眼图垂直开口提升

JSSC 2008第11期Data Converters

A CMOS Fingerprint System-on-a-Chip With Adaptable Pixel Networks and Column-Parallel Processors for Image Enhancement and Recognition

提出一种自适应像素网络的CMOS指纹识别系统芯片，集成列并行处理器进行图像处理。

360 ms执行时间, 70 mW功耗, 3.3 V供电

JSSC 2008第11期Data ConvertersDelta-Sigma ADCNeural Network Accelerator

A Continuous-Time ADC/DSP/DAC System With No Clock and With Activity-Dependent

提出一种无时钟连续时间ADC-DSP-DAC系统，通过非均匀采样避免混叠失真

8-bit分辨率，90nm CMOS工艺

JSSC 2008第11期RF & Wireless

A Linearization Technique for RF Receiver Front-End Using Second-Order-Intermodulation Injection Shuzuo Lou and Howard C. Luong , Senior Member , IEEE

提出一种利用低频二阶互调抑制三阶互调的射频前端线性化技术。

0.18μm CMOS, 1.5V, 13.1mA, 22dB增益, 5.3dB噪声系数, IIP3提升10.2dB

JSSC 2008第11期Power ManagementTDCDLL

A Single-Photon Avalanche Diode Array for Fluorescence Lifetime

设计了一种用于荧光寿命成像的全集成单光子雪崩二极管阵列，具有高时间分辨率。

350 ps时间分辨率

JSSC 2008第11期RF & WirelessPLLVCO

A V ariable-Phase Ring Oscillator and PLL Architecture for Integrated Phased Array Transceivers Harish Krishnaswamy, Student Member , IEEE

提出一种用于集成相控阵的可变相位环形振荡器和PLL架构，减少关键模块，实现紧凑低功耗设计。

24 GHz, 4-channel, 0.13μm CMOS

JSSC 2008第11期Clocking & PLLsDLLNeural Network Accelerator

An Inﬁnite Phase Shift Delay-Locked Loop With V oltage-Controlled Sawtooth Delay Line Chao-Chyun Chen, Student Member , IEEE

提出一种具有无限相位偏移和数字控制占空比的宽范围延迟锁定环（DLL）。

0.18μm CMOS, 1.5V, 50-500MHz, 6mW

JSSC 2008第11期Digital Circuits

Backgate Bias Accelerator for sub-100 ns Sleep-to-Active Modes

提出一种基于背栅偏置技术的快速唤醒电路，实现亚100纳秒的睡眠到激活模式转换。

90nm CMOS, 10ns睡眠到激活转换时间, 2%芯片面积开销

JSSC 2008第11期RF & WirelessEqualizer

Digital Adaptive IIP2 Calibration Scheme for CMOS

本文提出了一种基于自适应数字校准的RF下变频混频器二阶互调失真消除方案。

0.13μm CMOS, 1.5V

JSSC 2008第11期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.2009909

无摘要信息，无法提供概要

无

JSSC 2008第11期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.2009910

无摘要信息，无法提供概要

无关键性能指标信息

JSSC 2008第11期Other

Introduction to the Special Section on the 2007 Asian Solid-State Circuits Conference (A-SSCC’07)

2007年亚洲固态电路会议特辑介绍，聚焦亚洲IC设计与商业发展。

无

JSSC 2008第11期Other

Investigation and Design of On-Chip Power-Rail ESD Clamp Circuits Without Suffering Latchup-Like Failure During System-Level ESD Test

研究并设计了一种改进的片上电源轨ESD钳位电路，避免系统级ESD测试中的闩锁失效。

高芯片级ESD鲁棒性

JSSC 2008第11期RF & Wireless

Low-Area Active-Feedback Low-Noise Ampliﬁer Design in Scaled Digital CMOS

本文探讨了在数字CMOS中设计低面积主动反馈低噪声放大器（LNA）的方法，以满足多标准无线电的需求。

未明确提及

JSSC 2008第11期Clocking & PLLs

Low-Power Dynamic Memory Word Line Decoding for Static Random Access Memories Giby Samson, Student Member , IEEE, Nagaraj Ananthapadmanabhan , Student Member , IEEE, Sayeed A. Badrudduza, and Lawrence T. Clark , Senior Member , IEEE

提出一种低功耗动态存储器字线解码器，显著降低未选中存储区的功耗和泄漏。

170 ps 延迟（1.5V），泄漏降低20倍（>0.8V）

JSSC 2008第11期Other

NOVEMBER 2008 VOLUME 43 NUMBER 11 IJSCBC (ISSN 0018-9200) SPECIAL SECTION ON THE 2007 ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC’07)

该期刊收录了多篇关于低功耗移动设备和高性能集成电路设计的论文。

64 mW, 2 Gb/s, 195 mW

JSSC 2008第11期Other

Patent Abstracts The Patents Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Ofﬁce at http:// www.uspto.gov. 7,317,357 January 8, 2008 High Linearity Low Noise Variable Gain Ampliﬁer With Continuous Gain Control Inventors: Min Z. Zou (San Jose, CA) Assignee: Linear Technology Corporation (Milpitas, CA)

该论文介绍了一种高线性度低噪声可变增益放大器及其连续增益控制技术。

无

JSSC 2008第11期MemorySRAM

Techniques to Extend Canary-Based Standby /86/68/68 Scaling for SRAMs to 45 nm and Beyond Jiajing Wang, Student Member , IEEE, and Benton

通过canary细胞反馈机制实现SRAM待机功耗的动态优化

45nm CMOS, 待机功耗优化, DRV跟踪

JSSC 2008第12期Other

2008 Index IEEE Journal of Solid-State Circuits Vol. 43 This index covers all technical items—papers, correspondence, reviews, etc.—that appeared in this periodical during 2008, and items from previous years that were commented upon or corrected in 2008. Departments and other items may also be covered if they have been judged to have archival value. The Author Index contains the primary entry for each item, listed under the ﬁrst author’s name. The primary entry includes the coauthors’ names, the title of the paper or other item, and its location, speciﬁed by the publication abbrevi-

2008年IEEE固态电路期刊索引，涵盖所有技术条目和作者索引。

107 GOPS, 600 mW

JSSC 2008第12期Other

A5 /22W/Channel Spectral Analysis IC for Chronic Bidirectional Brain–Machine Interfaces Al-Thaddeus Avestruz, Wesley Santa, Dave Carlson, Randy Jensen, Scott Stanslaski

用于慢性双向脑机接口的22W通道频谱分析IC

1μV/√Hz噪声水平，4通道独立频谱分析

JSSC 2008第12期Data ConvertersDACVCO

A 10.3 Gb/s Burst-Mode CDR Using a /1/6DAC Jun Terada, Associate Member , IEEE

提出一种用于10G-EPON系统的突发模式时钟数据恢复电路，采用单门控压控振荡器和1/6 DAC，显著降低频率误差。

0.25μm SiGe BiCMOS, 2.4 ps rms抖动, 14.7 ps总抖动, 瞬时锁定1比特, 160比特无转换序列容忍度, 0.27 UIpp抖动容忍度

JSSC 2008第12期Data ConvertersDAC

A 108 dB SNR, 1.1 mW Oversampling Audio DAC With A Three-level DEM Technique Khiem Nguyen, Abhishek Bandyopadhyay, Bob Adams, Karl Sweetland, and

一款低功耗音频DAC，采用三级动态元件匹配技术和无符号间干扰输出级，实现108 dB动态范围。

0.18μm CMOS, 1.8V, 108 dB动态范围, 1.1 mW/通道

JSSC 2008第12期RF & Wireless

A 10 MHz Bandwidth, 2 mV Ripple PA Regulator for CDMA Transmitters

提出一种结合AB类和开关模式的电源调制器，适用于CDMA发射机，具有高带宽和低纹波特性。

82%效率, 65 dBc IMD3, 10 MHz带宽, 2 mV纹波

JSSC 2008第12期Power ManagementCMOS Image Sensor

A 128 128 Single-Photon Image Sensor With Column-Level 10-Bit Time-to-Digital

一款128x128单光子图像传感器，具有列级10位时间数字转换功能，用于高精度时间分辨光学传感。

128x128像素阵列，32个时间数字转换器，7.68 Gbps读出系统，97ps时间分辨率，100ns测量范围

JSSC 2008第12期Data ConvertersPipeline ADCOp-Amp

A 14-b 100-MS/s Pipelined ADC With a Merged SHA and First MDAC

一种低功耗14位100MS/s流水线ADC，通过共享运放和电容技术实现小面积和低功耗。

0.18μm DGO CMOS, 3V, 100MS/s, 72.4dB SNDR, 88.5dB SFDR, 11.7 ENOB

JSSC 2008第12期Data Converters

A 150 MS/s 133 /22W 7 bit ADC in 90 nm Digital CMOS Geert V an

本文介绍了一种在90纳米数字CMOS工艺中实现的150MS/s、133μW、7位ADC，采用两种新技术显著提高了能量效率。

150MS/s, 133μW, 6.4ENOB, 40dB SNDR, 10fJ/conversion step

JSSC 2008第12期RF & WirelessBiosignal

A 200 /22W Eight-Channel EEG Acquisition ASIC for Ambulatory EEG Systems Refet Firat Yazicioglu, Patrick Merken

一款用于移动脑电图系统的低功耗八通道EEG采集ASIC

0.5μm CMOS, 3V, 66μA总功耗, 120dB CMRR

JSSC 2008第12期Clocking & PLLsCDR

A 40-Gb/s CDR Circuit With Adaptive Decision-Point Control Based on Eye-Opening Monitor Feedback Hidemi Noguchi, Nobuhide Y oshida, Hiroaki Uchida, Manabu Ozaki, Shunichi Kanemitsu, and

提出一种40Gb/s时钟数据恢复电路，采用自适应决策点控制优化BER性能。

0.18-μm SiGe BiCMOS, 1.6W功耗, 189fs-rms抖动

JSSC 2008第12期RF & Wireless

A 52 GHz Phased-Array Receiver Front-End in 90 nm Digital CMOS Karen Scheir, Student Member , IEEE , Stephane Bronckers , Student Member , IEEE

90nm数字CMOS工艺下52GHz相控阵接收前端设计

0.1mm²/50, 65mW, 30dB最大增益, 7.1dB最小噪声

JSSC 2008第12期Clocking & PLLsVCONeural Network Accelerator

A 56–65 GHz Injection-Locked Frequency Tripler With Quadrature Outputs in 90-nm CMOS Wei L. Chan, Student Member , IEEE, and John R. Long , Member , IEEE

90nm CMOS工艺下实现5665 GHz注入锁定三倍频器，输出正交信号。

60.6 GHz自由振荡频率，56.5–64.5 GHz锁定范围，9.6 mW功耗

JSSC 2008第12期RF & Wireless

A 90 nm CMOS DSP MLSD Transceiver With Integrated AFE for Electronic Dispersion Compensation of Multimode Optical Fibers at 10 Gb/s

首款基于MLSD的多模光纤收发器，集成DSP和AFE，支持10Gb/s电子色散补偿。

90nm CMOS, 10Gb/s, -13.68dBm灵敏度

JSSC 2008第12期RF & WirelessVCOLNA

A Compact Wideband Front-End Using a Single-Inductor Dual-Band VCO in 90 nm Digital CMOS

本文介绍了一种在90纳米数字CMOS工艺中实现的紧凑型宽带前端设计，采用无电感LNA和单电感双频VCO。

噪声系数2.7 dB，相位噪声122 dBc/Hz（3.9 GHz）和128 dBc/Hz（10 GHz），功耗小于60 mW（1.2 V电源）

JSSC 2008第12期Other

A Current-Feedback Instrumentation Ampliﬁer With 5 /22V Offset for Bidirectional High-Side Current-Sensing

本文介绍了一种用于双向高侧电流检测的仪表放大器，采用多路径间接电流反馈拓扑。

偏移电压小于5μV，CMRR为143dB，共模输入电压范围1.9至30V

JSSC 2008第12期RF & Wireless

A Dual-Band CMOS MIMO Radio SoC for IEEE 802.11n Wireless LAN

一款符合802.11n草案的双频CMOS MIMO无线电SoC，集成双频RF收发器和数字PHY/MAC。

4dB/6dB噪声系数（2.4GHz/5GHz），-31dBc/-31.5dBc EVM（2.4GHz/5GHz）

JSSC 2008第12期Other

A Field-Programmable Analog Array of 55 Digitally Tunable OTAs in a

本文介绍了一种用于高频连续时间模拟滤波器的现场可编程模拟阵列（FPAA）。

0.13μm CMOS, 1.2V, 100MHz

JSSC 2008第12期RF & WirelessNeural Network Accelerator

A Fully-Integrated Quad-Band GSM/GPRS CMOS Power Ampliﬁer

采用同心分布式有源变压器(DAT)在130nm CMOS工艺中实现全集成四频段GSM/GPRS功率放大器。

2.9V-5.5V供电, 6V耐压, 51%功率附加效率, 4335dBm RF功率

JSSC 2008第12期RF & WirelessTransceiver

A Fully Integrated 14 Band, 3.1 to 10.6 GHz 0.13 /22m SiGe BiCMOS UWB RF Transceiver

一款完全集成的14频段31至106 GHz UWB RF收发器，采用0.13μm SiGe BiCMOS技术。

接收机噪声系数4.5 dB至5.8 dB，动态范围超过50 dB，功耗接收模式425 mW，发射模式415 mW

JSSC 2008第12期Power ManagementTDCClock Generation

A Low-Noise Wide-BW 3.6-GHz Digital /1/6 Fractional-N Frequency Synthesizer With a Noise-Shaping Time-to-Digital Converter and Quantization

一款低噪声宽带3.6GHz数字分数-N频率合成器，采用门控环形振荡器时间数字转换器实现高分辨率

0.13μm CMOS, 39mW功耗, 300fs积分相位噪声

JSSC 2008第12期RF & Wireless

A Low-Power WCDMA Transmitter With an Integrated Notch Filter

一种采用集成陷波滤波器的低功耗WCDMA发射机，通过反馈滤波技术降低接收带噪声。

65nm CMOS, 160 dBc/Hz at 80-MHz offset, 65 mW

JSSC 2008第12期Other

A Mode-Matching /6/1Closed-Loop Vibratory Gyroscope Readout Interface With a 0.004 /s/

一种利用模式匹配和盒式采样降低功耗的振动陀螺仪读出接口。

0.004°/s/√Hz噪声基底，50Hz带宽，1mW功耗

JSSC 2008第12期Data ConvertersCMOS Image Sensor

A Multi-Aperture Image Sensor With 0.7 /22m Pixels in 0.11 /22m CMOS Technology

首款集成多孔径图像传感器，采用0.11微米CMOS工艺，具有高动态范围和低噪声特性。

0.15 V/lux-s responsivity, 3500 e-well capacity, 5 e- read noise, 33 e-/s dark signal, 57 dB dynamic range, 35 dB peak SNR

JSSC 2008第12期Data ConvertersDelta-Sigma ADC

A Noise-Coupled Time-Interleaved Delta-Sigma ADC With 4.2 MHz Bandwidth, 98 dB THD, and 79 dB SNDR Kyehyung Lee, Student Member , IEEE, Jeongseok Chae , Student Member , IEEE, Mitsuru Aniya

该论文提出了一种结合噪声耦合和时间交织技术的宽带高线性度ADC，实现了42 MHz带宽和98 dB THD。

1.5 V电源, 4.2 MHz信号带宽, 79 dB SNDR

JSSC 2008第12期RF & Wireless

A Pulse-Based Ultra-Wideband Transmitter in 90-nm CMOS for WPANs

本文设计了一种用于无线个人区域网络的脉冲超宽带发射机。

90nm CMOS, 1V, 1.8 Gpulses/s, 227 mW

JSSC 2008第12期RF & Wireless

A Scalable 6-to-18 GHz Concurrent Dual-Band Quad-Beam Phased-Array Receiver in CMOS

一款6至18 GHz可扩展的并发双频四波束相控阵接收器，采用130nm CMOS工艺实现。

16至24 dB转换增益，48 dB交叉频带抑制，63 dB交叉极化抑制，0.5° RMS相位误差，0.4 dB幅度变化

JSSC 2008第12期RF & WirelessTransceiver

A Single-Chip CMOS Bluetooth v2.1 Radio SoC William W. Si, Member , IEEE

一款符合蓝牙v2.1标准的单芯片CMOS无线电SoC，支持增强数据速率。

0.13μm CMOS, 74 dB动态范围, 30 mA功耗

JSSC 2008第12期RF & Wireless

A T-Coil-Enhanced 8.5 Gb/s High-Swing SST Transmitter in 65 nm Bulk CMOS With /60 16 dB Return Loss Over 10 GHz Bandwidth

65纳米CMOS工艺中实现的高摆幅SST发射机，采用T-Coil增强，支持85 Gbps数据传输。

65nm CMOS, 1.5V, 8.5 Gb/s

JSSC 2008第12期Analog CircuitsOp-Amp

An Over-60 dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp With Only 30 dB

提出相关电平移位(CLS)技术，实现轨到轨性能并减少运算放大器增益误差。

0.18μm CMOS, 20MHz, 12-bit, 10.5 ENOB, 0.9V供电

JSSC 2008第12期Clocking & PLLs

Class-C Harmonic CMOS VCOs, With a General Result on

提出一种改进相位噪声性能的谐波振荡器拓扑结构，通过类C操作实现相位噪声降低3.9 dB。

4.90-5.65 GHz, 4.50–5.00 GHz, 130 dBc/Hz @ 3 MHz, 1.4 mW

JSSC 2008第12期Data ConvertersDAC

DECEMBER 2008 VOLUME 43 NUMBER 12 IJSCBC (ISSN 0018-9200) SPECIAL ISSUE ON THE 2008 IEEE INTERNATIONAL SOLID-STA TE CIRCUITS CONFERENCE (ISSCC)

2008年IEEE JSSC特刊聚焦固态电路会议，涵盖多篇数据转换器论文。

108dB SNR, 1.1mW, 4.2MHz带宽, 14-bit 100MS/s, 7-bit 150MS/s

JSSC 2008第12期Other

Digital Object Identiﬁer 10.1109/JSSC.2008.2010844

无摘要信息，无法提供概要。

无

JSSC 2008第12期RF & WirelessEqualizer

Equalization of Third-Order Intermodulation Products in Wideband Direct Conversion Receivers Edward A. Keehr , Student Member , IEEE

采用混合信号前馈路径实现IM3产物自适应消除的宽带直接转换接收机。

130nm CMOS, 未校正OOB IIP3 7.1dBm, 均衡后有效IIP3 435.3dBm

JSSC 2008第12期RF & Wireless

Fast Power Transient Management for OC-192 WDM Add/Drop Networks

该论文描述了一种用于基于OADM的WDM网络的12.5 Gb/s MLSE接收器的快速功率瞬态管理功能。

12.5 Gb/s, 10 dB/10 s光功率瞬变容忍, BER无影响

JSSC 2008第12期Data ConvertersSAR ADC

Highly Interleaved 5-bit, 250-MSample/s, 1.2-mW ADC With Redundant Channels in 65-nm CMOS

65nm工艺下36路交织5位250MS/s ADC，采用冗余通道提高良率至88%。

5-bit 250MS/s, 28.4dB SNDR@Nyquist, 1.20mW@800mV

JSSC 2008第12期RF & Wireless

Introduction to the Special Issue on the 2008 IEEE International Solid-State

2008年IEEE国际固态电路会议精选论文特刊，涵盖数据转换器、RF、模拟与无线通信等领域的最新创新。

1.8V, 0.18μm CMOS, 108 dB SNR

JSSC 2008第12期Power Management

Load-Independent Control of Switching DC-DC Converters With Freewheeling Current Feedback Y

提出一种新型自由轮电流控制方案，用于开关DC-DC转换器，实现负载无关的控制。

81%效率，250mW总输出功率，800kHz开关频率

JSSC 2008第12期Power ManagementCharge PumpPLL

Low-Spur, Low-Phase-Noise Clock Multiplier Based on a Combination of PLL and Recirculating DLL With Dual-Pulse Ring Oscillator and Self-Correcting Charge Pump Sander L. J. Gierkink , Member , IEEE

结合PLL和DLL的低杂散低相位噪声时钟乘法器

0.048 mm², 90 nm CMOS, 122 dBc/Hz @ 200 kHz offset, 800 MHz, 48 dBc reference spur, 15 mW, 1 V

JSSC 2008第12期Power ManagementCharge PumpPLL

Spurious Tone Suppression Techniques Applied to a Wide-Bandwidth 2.4 GHz Fractional-N PLL Kevin J. Wang, Member , IEEE

本文提出通过新型数字量化器和电荷泵偏移结合采样环路滤波器来抑制分数-N PLL输出中的杂散信号。

975 kHz环路带宽，12 MHz参考频率，最差参考杂散功率-70 dBc，最差带内分数杂散功率-64 dBc

JSSC 2008第12期mm-Wave

Terahertz CMOS Frequency Generator Using Linear

采用线性叠加技术的太赫兹CMOS频率发生器

324 GHz, 46 dBm, 1 V, 12 mA, 4 GHz调谐范围, 91 dBc/Hz @10 MHz

JSSC 2008第12期RF & Wireless

The BLIXER, a Wideband Balun-LNA-I/Q-Mixer Topology Stephan C. Blaakmeer , Member , IEEE, Eric A. M. Klumperink , Senior Member , IEEE

提出一种将I/Q混频器与噪声消除balun-LNA合并的宽带拓扑结构

18dB转换增益, 5.5dB噪声系数(500MHz-7GHz), IIP2 +32dBm, IIP3 +3dBm, 16mW功耗@1.2V

JSSC 2008第12期RF & Wireless

Transmitter Architectures Based on Near-Field Direct

介绍了一种基于近场直接天线调制（NFDAM）技术的发射机架构，通过天线近场电磁边界条件的时间变化调制辐射远场信号，实现方向依赖性安全通信。

60 GHz

JSSC 2008第12期Other

UWB Fast-Hopping Frequency Generation Based on Sub-Harmonic Injection Locking Stefano Dal Toso, Student Member , IEEE

采用次谐波注入锁定技术实现UWB快速跳频，适用于WiMedia系统。

90nm CMOS, 1.2V, 30mA, 4ns跳频时间, 0.074mm²面积