JSSC 2009 — ISSCC & JSSC 知识库

JSSC 2009第1期Memory

2 GHz 2 Mb 2T Gain Cell Memory Macro With 128 GBytessec Bandwidth in a 65 nm Log

65纳米逻辑工艺下2 GHz 2 Mb 2T增益单元存储器宏，具有128 GB/s带宽

2 GHz, 2 ns周期时间, 128 GB/s带宽

JSSC 2009第1期RF & Wireless

A5 2 /22W Wake-Up Receiver With 72 dBm Sensitivity Using an Uncertain-IF Architecture

设计了一种采用不确定IF架构的2GHz唤醒接收器，具有72dBm灵敏度和超低功耗。

90nm CMOS, 0.5V, 52μW, 72dBm灵敏度, 100kbps

JSSC 2009第1期Digital Circuits

A 125 GOPS 583 mW Network-on-Chip Based Parallel Processor With Bio-Inspired Visual Attention Engine Kwanho Kim, Student Member , IEEE , Seungjin Lee , Student Member , IEEE

一款基于NoC的并行处理器，用于生物启发式实时物体识别，具有视觉注意力算法。

125 GOPS, 583 mW, 22 frames/sec, 1.2 V

JSSC 2009第1期MemoryFlash Memory

A 16 Gb 3-Bit Per Cell (X3) NAND Flash Memory on 56 nm Technology With 8 MB/s Write Rate Y an Li, Seungpil Lee, Y upin Fong, Feng Pan, Tien-Chien Kuo, Jongmin Park, Tapan Samaddar, Hao Thai Nguyen, Man L. Mui, Khin Htoo, Teruhiko Kamei, Masaaki Higashitani, Emilio Y ero, Gyuwan Kwon, Phil Kliza, Jun Wan, Tetsuya Kaneko, Hiroshi Maejima, Hitoshi Shiga, Makoto Hamada, Norihiro Fujita, Kazunori Kanebako, Eugene Tam, Anne Koh, Iris Lu, Calvin Chia-Hong Kuo, Trung Pham, Jonathan Huynh, Qui Nguyen, Hardwell Chibvongodze, Mitsuyuki Watanabe, Ken Oowada, Grishma Shah, Byungki Woo, Ray Gao, James Chan, James Lan, Patrick Hong, Liping Peng, Debi Das, Dhritiman Ghosh, Vivek Kalluru, Sanjay Kulkarni, Raul-Adrian Cernea, Sharon Huynh

首次报道采用56nm CMOS技术的16Gb 3位每单元NAND闪存芯片，写入性能达8MB/s。

16Gb容量, 3位每单元(X3), 8MB/s写入速度, 56nm工艺

JSSC 2009第1期Digital Circuits

A 320 mV 56 μW 411 GOPS/Watt Ultra-Low V oltage Motion Estimation Accelerator in 65 nm CMOS

65nm CMOS工艺下超低电压运动估计加速器，实现411 GOPS/Watt能效。

65nm CMOS, 320mV, 23MHz, 56μW

JSSC 2009第1期Other

A 34 MB/s MLC Write Throughput 16 Gb NAND With All Bit Line Architecture on 56 nm Technology Raul-Adrian Cernea, Long Pham, Farookh Moogat, Siu Chan, Binh Le, Y an Li, Shouchang Tsao, Tai-Y uan Tseng, Khanh Nguyen, Jason Li, Jayson Hu, Jong Hak Y uh, Cynthia Hsu, Fanglin Zhang, Teruhiko Kamei, Hiroaki Nasu, Phil Kliza, Khin Htoo, Jeffrey Lutze, Yingda Dong, Masaaki Higashitani, Junnhui Y ang, Hung-Szu Lin, V amshi Sakhamuri, Alan Li, Feng Pan, Sridhar Y adala, Subodh Taigor, Kishan Pradhan, James Lan, James Chan, Takumi Abe, Y asuyuki Fukuda, Hideo Mukai, Koichi Kawakami, Connie Liang, Tommy Ip, Shu-Fen Chang, Jaggi Lakshmipathi, Sharon Huynh

一款16Gb MLC NAND闪存通过全位线架构和性能增强模式实现34MB/s写入吞吐量

34MB/s写入吞吐量（MLC模式），60MB/s（SLC模式）

JSSC 2009第1期MemorySRAM

A 3.8 GHz 153 Mb SRAM Design With Dynamic Stability Enhancement and Leakage Reduction in 45 nm High-k Metal Gate CMOS Technology

45纳米技术下开发的高性能低功耗153Mb SRAM，采用动态稳定性增强和漏电减少技术。

45nm高k金属栅技术, 1.1V, 3.8GHz

JSSC 2009第1期Digital Circuits

A 65 nm 2-Billion Transistor Quad-Core Itanium Processor Blaine Stackhouse Sal B

65nm工艺的Itanium处理器，集成20.5亿晶体管，四核双线程，30MB缓存。

65nm CMOS, 2.4GHz, 105°C, 96GB/s处理器间带宽, 34GB/s内存带宽

JSSC 2009第1期Clocking & PLLsPLL

A 65 nm Single-Chip Application and Dual-Mode Baseband Processor With Partial Clock Activation and IP-MMU Masayuki Ito, Kenichi Nitta

65nm CMOS工艺多模基带处理器，支持WCDMA/HSDPA和GSM/GPRS/EDGE，采用部分时钟激活和动态地址分配降低功耗。

65nm CMOS, 33.6 mW降至19.6 mW, D1视频30fps编解码

JSSC 2009第1期Power ManagementSRAMProcessor/CPU

A 65 nm Sub- 86116Microcontroller With Integrated SRAM and Switched Capacitor DC

65纳米微控制器芯片集成SRAM和开关电容DC-DC转换器，支持300mV亚阈值操作

65nm CMOS, 300-600mV, 27.2pJ/cycle, 75%效率

JSSC 2009第1期Memory

A Bipolar-Selected Phase Change Memory Featuring Multi-Level Cell Storage Ferdinando Bedeschi, Rich Fackenthal, Claudio Resta, Enzo Michele Donzè, Meenatchi Jagasivamani, Egidio Cassiodoro Buda, Fabio Pellizzer, David W. Chow, Alessandro Cabrini, Giacomo Matteo Angelo Calvi, Roberto Faravelli, Andrea Fantini

90nm相变存储器支持多级存储，采用双极选择与沟槽架构。

90-nm 128-Mcell, 2 bit/cell, 100 k program cycles

JSSC 2009第1期Image Sensors

A CMOS Chip With Active Pixel Array and Speciﬁc Test Features for

本文介绍了一种用于部分恢复视力的CMOS视网膜下植入芯片。

0.35μm CMOS, 2V, 40x40像素

JSSC 2009第1期OtherEnergy Harvesting

A Full-Wave Rectiﬁer With Integrated Peak Selection for Multiple

提出一种用于多电极压电换能器的全波整流器，集成峰值选择电路以提高能量收集效率

98.3%功率效率，90W输出，0.007mm²面积

JSSC 2009第1期RF & Wireless

A Fully Integrated UHF-Band CMOS Receiver With Multi-Resolution Spectrum Sensing (MRSS) Functionality for IEEE 802.22 Cognitive

本文提出了一种具有多分辨率频谱感知功能的UHF波段CMOS接收器，采用数字辅助模拟能量检测技术。

32 dB的检测动态范围，最小检测灵敏度为-74 dBm

JSSC 2009第1期MemoryFlash Memory

A Fully Performance Compatible 45 nm 4-Gigabit Three Dimensional Double-Stacked Multi-Level NAND Flash Memory With Shared Bit-Line Structure Ki-Tae Park, Myounggon Kang, Soonwook Hwang, Doogon Kim, Hoosung Cho, Y oungwook Jeong, Y ong-Il Seo, Jaehoon Jang, Han-Soo Kim, Y eong-Taek Lee, Soon-Moon Jung

45纳米三维双层堆叠4Gb多级单元NAND闪存，采用共享位线结构和硅层专用解码器技术

0.0021μm²/bit单元面积，2.5MB/s编程吞吐量，2kB页大小

JSSC 2009第1期MemorySRAM

A High-Density 45 nm SRAM Using Small-Signal Non-Strobed

本文提出了一种用于高密度SRAM的小信号非选通再生传感技术，显著提升了读取稳定性和速度。

45nm CMOS, 64-kb阵列, 访问时间σ提升4倍, 最坏情况访问时间减少34%

JSSC 2009第1期RF & WirelessTransceiver

A Narrowband Multi-Channel 24 GHz MEMS-Based Transceiver

一种基于MEMS的24 GHz窄带多通道收发器，适用于WSN、WBAN和生物医学应用。

灵敏度-87 dBm，全局功耗6 mA，相位噪声113 dBc/Hz @3 MHz

JSSC 2009第1期Clocking & PLLs

A Resonant Global Clock Distribution for the Cell Broadband Engine Processor Steven C. Chan, Member , IEEE, Phillip J. Restle , Member , IEEE, Thomas J. Bucelot, John S. Liberty, Stephen Weitzel, John M. Keaty, Brian Flachs, Richard V olant, Peter Kapusta, and Jeffrey S. Zimmerman

该论文展示了在Cell Broadband Engine处理器中采用谐振全局时钟分布技术，实现了显著的功耗节省和性能提升。

20%时钟频率范围内功耗节省，4 GHz时节省6-8瓦特

JSSC 2009第1期Digital Circuits

A Sub-2 W Low Power IA Processor for Mobile Internet Devices in 45 nm High-k Metal Gate CMOS

本文介绍了一款专为移动互联网设备设计的低功耗IA处理器，性能接近主流超移动PC。

45nm CMOS, 1.0V, 1.86GHz, 2W TDP

JSSC 2009第1期Digital Circuits

An 11 mm 50 70 mW Fully Programmable Baseband Processor for Mobile WiMAX and DVB

一款适用于移动WiMAX和DVB的11mm²全可编程基带处理器，功耗70mW。

11mm², 70mW @70MHz, 31.67MBit/s

JSSC 2009第1期MemorySRAM

An 8 Mb SRAM in 45 nm SOI Featuring a Two-Stage Sensing Scheme and Dynamic

45nm SOI CMOS工艺下8Mb SRAM芯片，采用两级感应和动态功耗技术。

45nm SOI, 0.315μm²单元面积, 读功耗降低68%, 漏电功耗降低38%

JSSC 2009第1期Digital Circuits

Architecture and Physical Implementation of a Third Generation 65 nm, 16 Core, 32 Thread Chip-Multithreading SPARC Processor Georgios K. Konstadinidis, Member , IEEE

第三代65纳米16核32线程SPARC处理器架构与物理实现

65nm CMOS, 1.2V, 2.3GHz, 250W

JSSC 2009第1期RF & Wireless

Design and Optimization of an HSDPA Turbo Decoder ASIC Christian Benkeser, Student Member , IEEE

设计并优化HSDPA Turbo解码器ASIC，实现低功耗高性能

0.13μm CMOS, 1.2 mm², 10.8 Mb/s, 32 mW

JSSC 2009第1期Other

Digital Object Identiﬁer 101109JSSC20082011876

无摘要，无法提供概要。

无

JSSC 2009第1期Other

Digital Object Identiﬁer 101109JSSC20082011877

无摘要信息

无关键性能指标

JSSC 2009第1期Other

Digital Object Identiﬁer 101109JSSC20082011952

无摘要提供，无法生成概要

无

JSSC 2009第1期Other

Energy-Efﬁcient and Metastability-Immune Resilient Circuits for Dynamic V ariation Tolerance Keith A. Bowman , Member , IEEE, James W . Tschanz , Member , IEEE, Nam Sung Kim, Janice C. Lee, Chris B. Wilkerson, Shih-Lien L. Lu , Member , IEEE

65纳米工艺下实现具有时序错误检测与恢复功能的弹性电路，消除动态电压温度变化导致的时钟频率保护带

65nm CMOS, 动态电压温度变化适应, 时序错误检测与恢复

JSSC 2009第1期Image Sensors

High Dynamic Range CMOS Imager Technologies for Biomedical Applications Heinz-Gerd Graf, Christine Harendt, Thorsten Engelhardt, Cor Scherjon, Karsten Warkentin

高动态范围CMOS成像技术用于生物医学应用，如视网膜植入恢复视力。

无

JSSC 2009第1期Other

Introduction to the Special Issue on the 2008 IEEE International Solid-State

2008年ISSCC会议精选论文，涵盖高性能数字电路和系统芯片设计。

16核心, 32线程, 2.05亿晶体管

JSSC 2009第1期Other

JANUARY 2009 VOLUME 44 NUMBER 1 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2008

该期刊聚焦2008年固态电路会议，涵盖多核处理器架构、能效优化及容错技术等前沿研究。

65nm工艺, 2B晶体管, 多核性能优化

JSSC 2009第1期RF & WirelessOptical I/O

Low-Power 16 x 10 Gb/s Bi-Directional Single Chip CMOS Optical Transceivers Operating at < 5 mW/Gb/s/link Clint L. Schow, Fuad E. Doany, Chen Chen, Alexander V . Rylyakov, Christian W . Baks

一款基于0.13微米CMOS工艺的低功耗16通道双向光收发器芯片，每通道速率10Gb/s。

160Gb/s总吞吐量，708mW功耗，3.25x5.25mm尺寸

JSSC 2009第1期Other

RazorII: In Situ Error Detection and Correction for PVT and SER Tolerance

RazorII技术通过原位错误检测与校正实现PVT变化和软错误容忍，提升处理器能效

0.13μm工艺下实现33%能耗降低

JSSC 2009第1期Other

Ultra-Sensitive Capacitive Detection Based on SGMOSFET Compatible With Front-End CMOS Process Eric Colinet, Cédric Durand, Laurent Duraffourg, Patrick Audebert, Guillaume Dumas, Fabrice Casset, Eric Ollier, Pascal Ancey, Jean-François Carpentier, Lionel Buchaillot, and Adrian M. Ionescu

提出一种与前端CMOS兼容的SGMOSFET，用于高灵敏度电容检测，提升NEMS性能。

130 nm CMOS ASIC

JSSC 2009第2期Other

A 1-V 31 dBm IIP3 Reconﬁgurable Continuously Tunable Power-Adjustable Active-RC

提出一种可重构、连续可调、功耗可调的低通滤波器设计方法

1V供电, 31.3dBm IIP3, 1-20MHz可调, 3-7.5mW功耗

JSSC 2009第2期RF & Wireless

A 3.1 GHz–8.0 GHz Single-Chip Transceiver for MB-OFDM UWB in 0.18-/22m CMOS Process

本文介绍了一种用于MB-OFDM UWB系统的3.1 GHz至8.0 GHz全集成双转换零中频CMOS收发器设计。

接收机最大S11为13 dB，最大噪声系数为8.25 dB，带内IIP3优于13.7 dBm，可变增益范围为25.3至84.0 dB

JSSC 2009第2期Other

A 32-/22W 1.83-kS/s Carbon Nanotube Chemical Sensor System Taeg Sang Cho, Student Member , IEEE, Kyeong-Jae Lee , Student Member , IEEE

一种基于碳纳米管的低功耗化学传感器系统，采用自适应DAC和ADC控制实现高精度测量。

0.18μm CMOS, 32μW/87μW at 1.83kS/s, 1.34% accuracy (10Ω–9MΩ)

JSSC 2009第2期MemorySRAM

A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS

提出一种差分10T SRAM单元，实现亚阈值稳定操作与抗软错误能力。

32kb阵列，90nm CMOS，亚阈值电压工作

JSSC 2009第2期RF & Wireless

A 750 Mb/s, 12 pJ/b, 6-to-10 GHz CMOS IR-UWB Transmitter With Embedded On-Chip Antenna Vishal V . Kulkarni, Student Member , IEEE, Muhammad Muqsith, Kiichi Niitsu , Student Member , IEEE

一种新型低功耗6-10 GHz CMOS IR-UWB发射器，集成片上天线

12 pJ/b, 750 Mb/s, 6-10 GHz

JSSC 2009第2期RF & WirelessLNAESD

A Fully Integrated 7.3 kV HBM ESD-Protected Transformer-Based 4.5–6 GHz CMOS LNA

提出一种基于变压器的ESD保护技术，用于电感式LNA，实现7.3 kV HBM保护且不影响RF性能。

噪声系数2.6 dB，功率增益14.8 dB，功耗6.5 mW

JSSC 2009第2期RF & WirelessLNA

A Low-Power Linearized Ultra-Wideband LNA

提出一种用于高频宽带应用的非线性电阻线性化技术，应用于超宽带低噪声放大器设计。

3–11 GHz带宽, 2.9 dB NF, 10 dB增益, 2.4 mW功耗, 1.3 V电源

JSSC 2009第2期RF & Wireless

A RF to DC V oltage Conversion Model for Multi-Stage Rectiﬁers in UHF RFID Transponders Raymond E. Barnett , Member , IEEE

提出了一种用于UHF RFID应答器中多级整流器的RF到DC转换模型。

130nm CMOS工艺，定制无掩模添加肖特基二极管

JSSC 2009第2期OtherNeural Network Accelerator

A Rail-To-Rail Class-AB Ampliﬁer With an Offset Cancellation for LCD Drivers

提出一种适用于高色深和高分辨率LCD驱动器的轨到轨Class-AB放大器，具有偏移消除功能。

0.35μm CMOS, 5V电源, 7.5μA静态电流, 3μs建立时间, 0.48mV偏移电压

JSSC 2009第2期RF & Wireless

A Single-Chip Ultra-Wideband Receiver With Silicon Integrated Antennas for Inter-Chip Wireless Interconnection Nobuo Sasaki, Kentaro Kimoto

采用0.18μm CMOS技术开发了单芯片超宽带接收器，验证了集成天线的片间无线数据传输。

0.18μm CMOS, 200 Mbps数据传输, 0.5mm通信距离

JSSC 2009第2期Power Management

A Single-Inductor Step-Up DC-DC Switching Converter With Bipolar Outputs for Active Matrix OLED Mobile Display Panels Chang-Seok Chae, Student Member , IEEE , Hanh-Phuc Le , Student Member , IEEE , Kwang-Chan Lee, Student Member , IEEE, Gyu-Ha Cho

提出一种单电感升压DC-DC转换器，适用于AMOLED移动显示面板，具有双极输出。

1 MHz开关频率，最大效率82.3%，输出功率330 mW

JSSC 2009第2期OtherNeural Network Accelerator

A Slew Controlled L VDS Output Driver Circuit in 018 22m CMOS Technology Armin T

提出一种低功耗、低电压差分信号输出驱动电路，采用斜率控制技术减少阻抗失配。

0.18μm CMOS, 4.5mA, 2.5Gbps, 3.42mW/Gbps, 14.5ps抖动

JSSC 2009第2期OtherNeural Network Accelerator

A Wideband Power Detection System Optimized for the UWB Spectrum

一种针对UWB频谱优化的宽带射频功率检测系统

0.18μm CMOS, 10.8mW, 0.36mm²

JSSC 2009第2期MemorySRAM

An Energy Efﬁcient 40 Kb SRAM Module With Extended Read/Write Noise Margin in 0.13 /22m CMOS

提出一种具有扩展读写噪声容限的低泄漏电流、高能效SRAM模块

0.13μm CMOS, 100MHz, <1mW, 0.4V, 27pA泄漏电流

JSSC 2009第2期Other

An Improved Active Decoupling Capacitor for Hot-Spot Supply Noise Reduction in A

提出一种改进型主动去耦电容设计，用于降低热点供电噪声

90nm CMOS, 1V核心电压, 0.085mm²面积, 2.8mW静态功耗

JSSC 2009第2期Analog Circuits

Analysis and Design of an Integrated Notch Filter for the Rejection of Interference in UWB Systems

设计用于UWB前端中抑制5-6GHz干扰的集成陷波滤波器

35 dB衰减, 900 MHz调谐范围, 30%额外功耗, 25 dB转换增益, 6.2 dB噪声系数, 32 mW功耗

JSSC 2009第2期Other

Analysis of the Inﬂuence of Substrate on the Performance of On-Chip MOS Decoupling Capacitors

分析衬底对片上MOS去耦电容器性能的影响，提出新型六参数分析模型。

65 nm LP-CMOS, 10 MHz-10 GHz

JSSC 2009第2期RF & WirelessBuck Converter

Combined Linear and /1-Modulated Switch-Mode PA Supply Modulator for

设计了一种结合线性和Δ调制开关模式的PA电源调制器，用于极坐标发射机，提高效率和动态范围。

20 dB输出动态范围，75.5%最大效率，30.8 dBm输出功率，75 dB SFDR，4 MHz包络信号带宽

JSSC 2009第2期Other

Design and Analysis of Actively-Deskewed Resonant

基于注入锁定分布式差分振荡器的自适应去偏谐振时钟网络设计，提升抖动免疫力和能效。

2-GHz, 0.18μm, >25 pF/mm²

JSSC 2009第2期Data ConvertersDelta-Sigma ADCDAC

Design and Measurement of a CT 16ADC With Switched-Capacitor Switched-Resistor F

提出一种改进的开关电容反馈DAC技术，降低时钟抖动敏感性和功耗。

5 mW, 312 MHz, SNR 66.4 dB, SNDR 62.4 dB, 1.92 MHz带宽

JSSC 2009第2期Other

Digital Object Identiﬁer 101109JSSC20092014110

无摘要

JSSC 2009第2期Other

Digital Object Identiﬁer 101109JSSC20092014111

无摘要，无法提供概要

无

JSSC 2009第2期Other

Digital Object Identiﬁer 101109JSSC20092014112

无摘要，无法提供概要。

无

JSSC 2009第2期Other

EnergyDelay Optimization of 64-Bit Carry-Lookahead Adders With a 240 ps 90 nm CM

提出了一种数字电路能量-延迟优化的方法，应用于64位超前进位加法器的最优设计。

240 ps, 90 nm CMOS, 1 V

JSSC 2009第2期RF & WirelessLNA

FEBRUARY 2009 VOLUME 44 NUMBER 2 IJSCBC ISSN 0018-9200 New Associate Editor B

该期刊包含多篇关于超宽带（UWB）电路设计的论文，涵盖LNA、滤波器、RFID收发器等主题。

4.5–6 GHz, 7.3 kV HBM ESD保护, 750 Mb/s, 12 pJ/b

JSSC 2009第2期MemoryDRAM

Fast Low Power eDRAM Hierarchical Differential Sense Ampliﬁer

提出一种用于快速低功耗eDRAM的分层差分感测放大器，具有高抗参数变化能力。

低延迟、快速恢复、短周期时间

JSSC 2009第2期Other

HDTV1080p H.264/A VC Encoder Chip Design and

本文提出了一种支持1080p H.264/AVC实时编码的芯片设计，采用三阶段宏块流水线架构。

0.18μm CMOS, 200MHz, 1.41W

JSSC 2009第2期Other

High-Speed Single-Ended Parallel Link Based on Three-Level Differential Encoding

提出一种基于三级差分编码的高速单端并行链路方案，提高I/O引脚利用率并降低功耗。

0.18μm CMOS, 4.2Gb/s/pin, 17.1mW/Gb/s

JSSC 2009第2期Clocking & PLLsPLL

LC PLL With 1.2-Octave Locking Range Based on Mutual-Inductance Switching in 45-nm SOI CMOS

45nm SOI CMOS工艺下基于互感切换的宽频带LC PLL，锁定范围达1.2倍频程。

12.4GHz中心频率，1MHz偏移相位噪声<-107dBc/Hz，核心功耗25mW

JSSC 2009第2期Data ConvertersDelta-Sigma ADC

Low V oltage Low Power Inverter-Based Switched-Capacitor Delta-Sigma Modulator Y

提出基于反相器的低电压低功耗开关电容Delta-Sigma调制器，应用于植入式起搏器、CMOS图像传感器和音频编解码器。

1.5V/1.2V/0.7V, 65-dB/63-dB/81-dB peak-SNDR, 0.73μW/5.6μW/36μW

JSSC 2009第2期Clocking & PLLsPLL

Method for a Constant Loop Bandwidth in LC-VCO PLL

提出一种基于LC-VCO的PLL频率合成器，通过环路带宽跟踪技术实现恒定带宽。

0.13μm CMOS, 3.1-3.9GHz, <4%带宽变化

JSSC 2009第2期Other

New Associate Editor I AM happy to announce the appointment of Prof

IEEE JSSC期刊宣布任命Andreas Kaiser教授为新的副编辑。

无

JSSC 2009第2期MemorySRAM

Robust SRAM Design via BIST-Assisted Timing-Tracking BA TT Y a-Chun Lai and Shi-

提出一种基于BIST辅助时序跟踪的SRAM设计方案，确保读取操作的鲁棒性且不牺牲性能。

2 K-bit SRAM, TSMC 0.18μm CMOS

JSSC 2009第2期MemorySRAM

SRAM Cell Stability: A

提出SRAM单元动态数据稳定性标准，揭示噪声容限可高于传统静态噪声容限。

130 nm CMOS

JSSC 2009第2期mm-Wave

Systematic Transistor and Inductor Modeling for Millimeter-Wave Design

提出毫米波CMOS电路的仿真建模方法，提高设计和布局灵活性。

40 GHz至130 GHz振荡器设计验证

JSSC 2009第3期Medical & BioNeural Interface

256-Channel Neural Recording and Delta Compression Microsystem With 3D Electrode

256通道神经记录与Delta压缩微系统，采用3D电极技术，实现低功耗高密度神经信号采集。

0.35μm CMOS, 15μW/通道, 7μVrms噪声(5kHz带宽), 3.5x4.5mm²芯片面积

JSSC 2009第3期Data ConvertersDelta-Sigma ADCDAC

A 08 V 26 mW 88 dB Dual-Channel Audio Delta-Sigma DA Converter With Headphone D

0.8V低功耗双通道音频Delta-Sigma DAC，集成耳机驱动，动态范围88dB

0.35μm CMOS, 0.8V, 88dB动态范围, 2.6mW功耗

JSSC 2009第3期Data ConvertersPipeline ADCOp-Amp

A 10-bit 50 MS/s Pipelined ADC With Capacitor-Sharing and Variable-/103/109Opamp

提出一种低功耗、小面积的10位50 MS/s流水线ADC，采用电容共享和可变增益运放技术。

10-bit, 50 MS/s, 12 mW, 1.8 V

JSSC 2009第3期Clocking & PLLsVCO

A 125–1250 MHz Process-Independent Adaptive Bandwidth Spread Spectrum Clock Generator With Digital Controlled Self-Calibration

提出一种工艺无关的自适应带宽扩频时钟发生器，通过数字校准技术实现VCO增益和电荷泵电流的自适应控制。

125至1250 MHz工作频率范围，频谱峰值幅度降低18.6 dB

JSSC 2009第3期Other

A 12 GSamples Double-Switching CMOS THA With 62 dB THD

提出一种双开关CMOS THA设计，通过改进缓冲结构实现62dB THD和12GSamples性能

62dB SFDR/10bit精度@800MHz输入，0.18μm CMOS工艺，3.3V供电

JSSC 2009第3期RF & WirelessLNA

A 12 V 114 mW Dual-Band Direct-Conversion DVB-H Tuner in 013 22m CMOS

采用0.13μm CMOS工艺实现的双波段直接转换DVB-H调谐器，具有低噪声和高线性度。

0.13μm CMOS, 1.2V, 114mW, 3.7-4.3dB NF, 18dB IIP3提升

JSSC 2009第3期Data ConvertersFlash ADC

A 2.2 mW 1.75 GS/s 5 Bit Folding Flash ADC in 90 nm Digital CMOS Bob V erbruggen, Student Member , IEEE

一种采用2倍动态折叠技术的5位1.75 GS/s ADC，降低功耗和面积。

90nm CMOS, 1V, 1.75GS/s, 29.9dB SNDR, 50fJ/步

JSSC 2009第3期RF & Wireless

A 2.4–2.5 GHz WLAN Direct-Conversion Receiver Front-End With Low-Distortion Baseband Filters Osama Shana’a, Senior Member , IEEE

一款针对WLAN 802.11b应用的2.5 GHz直接转换接收器前端，具有低失真基带滤波器。

3.2 dB DSB NF, 14 dBm OOB IIP3, -27 dBm IIP2, 30mA@2.7V

JSSC 2009第3期RF & WirelessDelta-Sigma ADC

A 2.7 mW, 90.3 dB DR Continuous-Time Quadrature Bandpass Sigma-Delta Modulator for GSM/EDGE Low-IF Receiver in 0.25 /22m CMOS

一款用于GSM/EDGE低中频接收机的低功耗连续时间正交带通ΣΔ调制器

27 mW功耗, 90.3 dB动态范围, 86.8 dB峰值SNDR, 1.8V电源电压

JSSC 2009第3期Data ConvertersSAR ADC

A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 /22m CMOS Zhiheng Cao, Shouli Y an, Member , IEEE, and Y

采用0.13μm CMOS工艺实现1.25GS/s 6位SAR ADC，无校准下达到5.5b ENOB

1.25GS/s, 6bit, 32mW, 5.5b ENOB

JSSC 2009第3期Clocking & PLLsVCONeural Network Accelerator

A 33.6-to-33.8 Gb/s Burst-Mode CDR in 90 nm CMOS Technology Lan-Chou Cho, Chihun Lee, Chao-Ching Hung

本文提出了一种33.6-33.8 Gb/s突发模式时钟数据恢复电路，采用90 nm CMOS工艺实现。

90 nm CMOS, 1.2V, 33.72 Gb/s, 7.56 ps峰峰值抖动, 1.15 ps均方根抖动, 73 mW功耗

JSSC 2009第3期Clocking & PLLsPLL

A 3 GHz Fractional All-Digital PLL With a 1.8 MHz Bandwidth Implementing Spur Reduction Techniques Enrico Temporiti, Colin Weltin-Wu, Daniele Baldi

提出两种技术降低全数字分数锁相环的带内杂散，实现3 GHz频率合成。

3 GHz, 18 MHz带宽, 45 dBc带内杂散, 101 dBc/Hz带内噪声, 10 mW功耗

JSSC 2009第3期RF & WirelessPipeline ADCTime-Interleaved ADC

A 4.8 GS/s 5-bit ADC-Based Receiver With Embedded DFE for Signal Equalization Aida V arzaghani, Member , IEEE, and Chih-Kong Ken Y ang , Senior Member , IEEE

设计了一款5位4.8 GS/s 4路时间交织ADC，采用0.13微米CMOS技术，用于接收器前端。

5-bit, 4.8 GS/s, 30.4 dB SNDR, 300 mW功耗, 1.2-V电源

JSSC 2009第3期RF & Wireless

A 60 kb/s–10 Mb/s Adaptive Frequency Hopping Transceiver for Interference-Resilient Body Channel Communication Namjun Cho, Student Member , IEEE, Long Yan , Student Member , IEEE, Joonsung Bae , Student Member , IEEE

设计了一种抗干扰的自适应跳频收发器，用于人体区域网络中的多媒体和医疗数据传输。

28 dB SIR, 0.37 nJ/b, 65 dBm sensitivity, 10 Mb/s FSK, 4.2 μs hopping time

JSSC 2009第3期Other

A Biomimetic 45 22W 120 dB Log-Domain Cochlea Channel With AGC

设计了一种新型仿生耳蜗通道，采用OZGF传递函数和低功耗自动增益控制电路。

0.35μm CMOS, 4.46μW静态功耗, 124dB输入动态范围, 70dB小信号放大

JSSC 2009第3期Other

A High-Speed Inductive-Coupling Link With

一种高速电感耦合链路，在180nm CMOS工艺下实现11Gb/s的数据传输速率，通信距离达15米。

180nm CMOS, 11Gb/s, 15m

JSSC 2009第3期RF & WirelessNeural Network Accelerator

A New Transceiver Architecture for the 60-GHz B

提出了一种新型60GHz收发器架构，采用30GHz本地振荡器和多相滤波器。

噪声系数5.7-7.1 dB, 增益/相位失配1.1 dB/2.1°, 接收功耗36 mW, 发射最大输出7.2 dBm, 镜像抑制20 dB, 发射功耗78 mW

JSSC 2009第3期MemoryFlash Memory

A Process V ariation Tolerant Embedded Split-Gate Flash Memory Using Pre-Stable Current Sensing Scheme Meng-Fan Chang and Shin-Jang Shen

提出一种预稳定电流传感技术（PSCS），用于减少嵌入式闪存访问时间和传感裕度的波动。

4 Mb, 2 Mb, 1 Mb, 512 Kb, 1.1–3 V

JSSC 2009第3期RF & Wireless

A SingleChip 10-Band WCDMAHSDPA 4-Band GSMEDGE SAW-less CMOS Receiver With DigRF

一款支持10个WCDMA频段和4个GSM频段的SAW-less CMOS接收器芯片

90nm CMOS, 支持10个WCDMA频段和4个GSM频段

JSSC 2009第3期OtherNeural Network Accelerator

A Wideband CMOS Low Noise Ampliﬁer Employing Noise and IM2 Distortion Cancellation for a Digital TV Tuner Donggu Im

一种宽带CMOS低噪声放大器，采用噪声和IM2失真消除技术，适用于数字地面和有线电视调谐器。

14 dB功率增益, 3 dB平均噪声系数, 3 dBm IIP3, 44 dBm IIP2

JSSC 2009第3期Clocking & PLLsNeural Network Accelerator

An LC-Based Clock Buffer With Tunable

提出一种基于LC的可调注入锁定时钟缓冲器，通过混合两种拓扑结构自适应调整比例以最小化抖动。

1.2-V 0.13-μm CMOS, 12 mW功耗

JSSC 2009第3期Clocking & PLLsVCO

Analysis and Design of a CMOS Phase-Tunable Injection-Coupled LC Quadrature VCO

设计了一种低功耗、低相位噪声、相位可调的注入耦合LC正交振荡器。

9 GHz, 5 mA, 1.8 V, 相位噪声177.3-182.6 dBc/Hz @3MHz偏移

JSSC 2009第3期Other

Design of Power-Rail ESD Clamp Circuit With Ultra-Low Standby Leakage Current in Nanoscale CMOS Technology

提出了一种超低待机漏电流的电源轨ESD钳位电路，采用SCR器件和新ESD检测电路。

7 kV HBM, 325 V MM, 96 nA standby leakage current, 49 μm² active area

JSSC 2009第3期MemorySRAM

Design of Sub-90 nm Low-Power and V ariation Tolerant PDSOI SRAM Cell Based on D

研究90纳米以下低功耗和抗变异的PDSOI SRAM单元设计，分析浮体效应和泄漏对稳定性的影响。

sub-90nm SOI, 高阈值电压, 厚氧化层

JSSC 2009第3期Other

Digital Object Identiﬁer 101109JSSC20092016189

无摘要信息

无关键性能指标

JSSC 2009第3期Other

Digital Object Identiﬁer 101109JSSC20092016308

无摘要提供，无法生成概要。

无

JSSC 2009第3期Other

Distributed Waveform Generator: A New Circuit Technique for Ultra-Wideband Pulse Generation, Shaping and Modulation

提出分布式波形发生器技术，实现低功耗超宽带脉冲生成与调制。

10 GSample/s, 1 GHz脉冲率, 50 mW功耗, 45 pJ/pulse能效

JSSC 2009第3期RF & Wireless

Laser Radar Receiver Channel With Timing Detector Based on Front End Unipolar-to-Bipolar Pulse Shaping

基于前端单极到双极转换的激光雷达接收通道设计，具有高动态范围和低时序误差。

1.3μA最小可检测输入信号电流，200 MHz带宽，220 mW功耗

JSSC 2009第3期Other

Low-Power Race-Free Programmable Logic Arrays Giby Samson, Student Member , IEEE, and Lawrence T. Clark , Senior Member , IEEE

提出一种低功耗无竞争可编程逻辑阵列（PLA）设计，采用动态NAND门实现AND平面，动态NOR门实现OR平面，显著降低功耗并消除时序竞争。

130nm工艺, 1.61GHz最大工作频率, 能耗延迟积降低43%

JSSC 2009第3期mm-Wave

MARCH 2009 VOLUME 44 NUMBER 3 IJSCBC ISSN 0018-9200 Multi-Standard

该期刊包含多篇关于移动广播、低噪声放大器、WLAN接收器、跳频收发器、WCDMA/HSDPA接收器、DVB-H调谐器和60GHz收发器架构的论文。

如：1.2V, 114mW, 60kb/s-10Mb/s, 90dBm IIP2

JSSC 2009第3期RF & WirelessLNA

Multi-Standard Mobile Broadcast Receiver LNA With Integrated Selectivity and Novel Wideband Impedance Matching

一款支持多标准移动广播的CMOS LNA，采用新型反馈配置和椭圆低通滤波器，实现高增益和低噪声。

电压增益25 dB，噪声系数1.6 dB，IIP3 2 dBm

JSSC 2009第3期Other

Output Impedance Shaping for Frequency Compensation of MOS Audio Power Ampliﬁers Ronan van

一种用于MOS音频功率放大器的频率补偿技术，通过输出阻抗整形实现稳定性和低失真。

THD 0.005% @ (1 kHz, 10 W), SNR 110 dB(A), 稳定工作负载高达50 nF

JSSC 2009第3期Other

Patents Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Ofﬁce at http://www.uspto.gov. 7,408,335 August 5, 2008 Low Power, Low Noise Band-Gap Circuit Using Second Order Curvature Correction Inventors: Kern W. Wong (Sunnyvale, CA) and Jane Xin-Leblanc (Sunnyvale, CA)

一种采用二阶曲率校正的低功耗、低噪声带隙基准电路

未明确提及

JSSC 2009第3期MemorySRAM

Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simultaneous Common-Row-Access

提出一种同步双端口8T-SRAM设计方案，优化面积与稳定性。

65nm CMOS, 32kB DP-SRAM, 667kbit/mm²

JSSC 2009第4期Data ConvertersPipeline ADCFlash ADC

APRIL 2009 VOLUME 44 NUMBER 4 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2008 SY

2009年IEEE JSSC特刊聚焦低功耗高精度ADC与传感器接口设计

1.2V 250mW 14位 100MS/s

JSSC 2009第4期MemorySRAM

A 06 V Dual-Rail Compiler SRAM Design on 45 nm CMOS Technology With Adaptive SRA

提出一种0.6V 45nm双轨SRAM设计，采用自适应电压调节器降低最小工作电压。

0.6V 45nm CMOS

JSSC 2009第4期OtherDelta-Sigma ADCNeural Network Accelerator

A 07-V 870- 22W Digital-Audio CMOS Sigma-Delta Modulator

介绍了一种高效能、低电压的Sigma-Delta调制器，适用于数字音频应用。

0.7-V supply voltage, 5 MSamples/sec, 870 W total power, 100 dB dynamic range, 100 dB SNR, 95 dB SNDR

JSSC 2009第4期MemorySRAM

A 0.7 V Single-Supply SRAM With 0.495 /22m/50Cell in 65 nm Technology Utilizing Self-Write-Back Sense Ampliﬁer and Cascaded Bit Line Scheme Keiichi Kushida, Azuma Suzuki, Gou Fukano, Atsushi Kawasumi, Osamu Hirabayashi, Y asuhisa Takeyama, Takahiko Sasaki, Akira Katayama, Y uki Fujimura, and Tomoaki Y abe , Member , IEEE

提出一种新型低电压高密度SRAM架构，采用自写回感应放大器提升稳定性。

0.7V单电源供电，0.495μm²/50cell，65nm CMOS工艺

JSSC 2009第4期Analog CircuitsSAR ADC

A 1-V 450-nW Fully Integrated Programmable Biomedical Sensor Interface Chip Xiaodan Zou, Student Member , IEEE

一款1V电源、450nW功耗的全集成可编程生物医学传感器接口芯片，专为处理多种生物医学信号设计。

0.35μm CMOS, 1V, 4.5mHz-292Hz带宽, 45.6dB-60dB可编程增益

JSSC 2009第4期Wireline I/OEqualizer

A 12-Gbs 11-mW Half-Rate Sampled 5-Tap Decision Feedback Equalizer With Current-

45nm SOI CMOS工艺下实现的低功耗5抽头判决反馈均衡器，支持12Gb/s数据传输。

45nm SOI CMOS, 1V, 12Gb/s

JSSC 2009第4期Data ConvertersPipeline ADCNeural Network Accelerator

A 1.2-V 250-mW 14-b 100-MS/s Digitally Calibrated Pipeline ADC in 90-nm CMOS Hans V an de V el, Member , IEEE, Berry A. J. Buter, Hendrik van der Ploeg, Maarten V ertregt , Member , IEEE, Govert J. G. M. Geelen , Member , IEEE, and Edward J. F. Paulus

90纳米CMOS工艺下实现的14位100MS/s数字校准流水线ADC，功耗250mW

14位分辨率, 100MS/s采样率, 73dB SNR, 90dB SFDR, 250mW功耗

JSSC 2009第4期Digital Circuits

A 167-Processor Computational Platform in 65 nm CMOS

一款65纳米CMOS工艺的167处理器计算平台，支持动态电压频率调节。

1.2 GHz@1.3V, 1.07 GHz@1.2V, 66 MHz@0.675V, 44 pJ/op@1.2V, 9.2 pJ/op@0.675V

JSSC 2009第4期Wireline I/O

A 16 Gb/s/Link, 64 GB/s Bidirectional Asymmetric

一篇关于16 Gb/s双向非对称内存接口的IEEE JSSC论文，采用65nm CMOS工艺实现高性能数据传输。

16 Gb/s, 15 dB Nyquist损耗, 控制器13 mW/Gb/s, DRAM PHY 8 mW/Gb/s

JSSC 2009第4期Data Converters

A 1 Gb/s Mixed-Signal Baseband Analog Front-End for a 60 GHz

一款用于60 GHz无线通信的低功耗混合信号基带模拟前端，支持1 Gb/s速率。

90nm CMOS, 55mW功耗, 6-bit线性度

JSSC 2009第4期MemoryClock GenerationDRAM

A 1 MB Cache Subsystem Prototype With 18 ns Embedded DRAMs in 45 nm SOI CMOS

一款采用45nm SOI CMOS工艺的1MB缓存子系统原型，集成2GHz eDRAM宏单元，具有18ns访问延迟。

45nm SOI CMOS, 2GHz eDRAM, 1.8ns latency

JSSC 2009第4期Other

A 256 mW 40 Mbps Full-HD H.264 High-Proﬁle Codec Featuring a Dual-Macroblock Pipeline Architecture in 65 nm CMOS

一款65nm CMOS工艺的H.264高清视频编码器，支持40 Mbps全高清实时编码，功耗256 mW。

65nm CMOS, 256 mW, 40 Mbps, 1080p30, 162 MHz

JSSC 2009第4期RF & Wireless

A 350 22W CMOS MSK Transmitter and 400 22W OOK Super-Regenerative Receiver for M

一款用于医疗植入通信的超低功耗CMOS收发器，支持MICS标准。

发射器2.9 nJ/bit，接收器3.3 nJ/bit，频率稳定性小于3 ppm

JSSC 2009第4期Other

A 70 dB MTPR Integrated Programmable GainBandwidth Fourth-Order Chebyshev High-P

本文提出了一种65nm CMOS工艺下的四阶切比雪夫高通滤波器，支持ADSL和VDSL应用。

70 dB MTPR, 161 dBm/Hz输入参考噪声, 80 dBc IM3, 236 mW功耗

JSSC 2009第4期Data ConvertersPipeline ADCOp-Amp

A 9.4-bit, 50-MS/s, 1.44-mW Pipelined ADC Using Dynamic Source Follower Residue Ampliﬁcation Jason Hu

提出一种采用动态源跟随器放大器的新型低功耗流水线ADC

9.4-bit 50-MS/s 1.44mW 119fJ/step

JSSC 2009第4期Digital Circuits

A Low-V oltage Processor for Sensing Applications With Picowatt Standby Mode Scott Hanson, Student Member , IEEE, Mingoo Seok , Student Member , IEEE, Y

Phoenix处理器在待机模式下功耗极低，适用于植入式医疗设备等微型计算应用。

0.18μm工艺, 待机模式35.4pW, 工作模式226nW

JSSC 2009第4期Data ConvertersFlash ADC

A Low Power 6-bit Flash ADC With Reference V oltage and Common-Mode Calibration Chun-Ying Chen, Michael Q. Le , Member , IEEE, and Kwang

提出一种采用参考电压和共模校准的低功耗6位闪存ADC

65nm CMOS, 1.2V, 800MS/s, 12mW

JSSC 2009第4期Clocking & PLLsVCOTDC

A Multi-Path Gated Ring Oscillator TDC With First-Order

一种采用多路径门控环形振荡器的11位50MS/s时间数字转换器，具有一阶噪声整形功能。

11-bit, 50-MS/s, 6 ps/stage, 80 fs (rms), 95 dB DR, 2.2-21 mA, 1.5 V

JSSC 2009第4期RF & Wireless

A Multi-Standard 1.5 to 10 Gb/s Latch-Based 3-Tap DFE Receiver With a SSC Tolerant CDR for Serial Backplane Communication Massimo Pozzoni, Simone Erba, Paolo Viola, Matteo Pisati, Emanuele Depaoli, Davide Sanzogni

一款基于锁存器的多标准3抽头DFE接收器，支持1.5至10 Gb/s数据传输，适应SSC抖动。

65 nm CMOS, 1 V, 140 mW, 6 Gb/s with SSC, 8.5 Gb/s

JSSC 2009第4期OtherProcessor/CPU

A Sub-/22s Wake-Up Time Power Gating Technique With Bypass Power Line for Rush Current Support Ken-ichi Kawasaki, Tetsuyoshi Shiota

开发了一种用于低功耗SoC的亚22秒唤醒时间电源门控技术，通过两种电源开关和旁路电源线抑制电源电压波动。

90nm CMOS, 0.24μs唤醒时间, 2.5mV电源波动, 面积开销<1%

JSSC 2009第4期RF & Wireless

A Wideband Supply Modulator for 20 MHz RF Bandwidth Polar PAs in 65 nm CMOS

65nm CMOS工艺下实现的高效宽带电源调制器，适用于20MHz RF带宽极性功率放大器。

65nm CMOS, 87.5%最大效率, 285MHz小信号3dB带宽, 4.3mVrms输出纹波, 22.7dBm输出功率

JSSC 2009第4期Other

Alignment-Independent Chip-to-Chip Communication for Sensor Applications Using P

提出一种基于电容耦合的传感器数据读取方法，适用于亚毫米级微型传感器节点。

0.13μm CMOS, 15%数据率差异

JSSC 2009第4期RF & WirelessPLLDLL

All-Digital Outphasing Modulator for a Software-Deﬁned Transmitter

提出了一种用于软件定义无线电发射机的全数字外差调制器

90 nm CMOS, 3 mm², 30 mA (半模拟模块), 25 mA (数字处理器), 70 mA (相位数字转换器)

JSSC 2009第4期Other

An Asynchronous Power Aware and Adaptive NoC Based Circuit Edith Beigné Fabien C

提出一种基于异步网络芯片（NoC）的功耗感知自适应电路，通过动态电压频率调整（DVFS）技术优化动态和静态功耗。

17 Gb/s吞吐量，动态和静态功耗优化

JSSC 2009第4期Other

Digital Object Identiﬁer 101109JSSC20092019369

无摘要

JSSC 2009第4期Other

Introduction to the Special Issue on the 2008 Symposium on VLSI Circuits T HIS I

2008年VLSI电路研讨会精选论文介绍，聚焦电路设计最新进展

无

JSSC 2009第4期Clocking & PLLsPLL

Next Generation Intel® Core™ Micro-Architecture (Nehalem) Clocking

本文介绍了英特尔Nehalem微架构的核心和I/O时钟架构，采用45nm工艺，优化了时钟性能和功耗。

45nm工艺, 25.6 GB/s QuickPath带宽, 32 GB/s DDR3流量

JSSC 2009第4期MemoryFlash Memory

Novel Co-Design of NAND Flash Memory and NAND Flash Controller Circuits for Sub-

通过NAND闪存与控制器的协同设计，实现低功耗高速SSD

功耗降低60%，速度提升150%

JSSC 2009第4期MemorySRAM

Process, Temperature, and Supply-Noise Tolerant 45 nm Dense Cache Arrays With Diffusion-Notch-Free (DNF) 6T SRAM Cells and Dynamic Multi-Vcc Circuits

本文提出了一种新型WLUD电路和DVC方案，解决了密集末级缓存中DNF SRAM单元的稳定性问题。

45nm CMOS, 动态电压崩溃(DVC)方案

JSSC 2009第4期Other

Regulated Switched-Capacitor Doubler With Interleaving Control for Continuous Output Regulation Feng Su, Student Member , IEEE

一种双分支1.8V至3.3V调节开关电容倍压器，具有低输出纹波和连续输出调节功能。

0.35μm CMOS, 1.8V-3.3V, 500kHz, 10mV纹波, 10mA-180mA负载范围

JSSC 2009第4期Power Management

Single-Inductor Multi-Output (SIMO) DC-DC Converters With High Light-Load Efﬁciency and Minimized Cross-Regulation for Portable Devices Ming-Hsin Huang

提出一种负载依赖峰值电流控制的单电感多输出SIMO DC-DC转换器，具有高轻载效率和低交叉调节。

轻载效率80%，重载效率93%，交叉调节<0.35%

JSSC 2009第5期OtherNeural Network Accelerator

125-GHz Diode Frequency Doubler in 013-22m CMOS Chuying

首款CMOS工艺毫米波肖特基二极管倍频器，实现125GHz频率倍增

130nm CMOS, 125GHz, 10-dB转换损耗, 1.5-dBm输出功率

JSSC 2009第5期OtherNeural Network Accelerator

60 GHz CMOS Ampliﬁers Using Transformer- Coupling and Artiﬁcial

本文介绍了一种基于90nm CMOS工艺的60 GHz变压器耦合和人工介质差分放大器。

90nm CMOS, 1.2V, 15dB增益, 12dBm输出功率, 14% PAE

JSSC 2009第5期RF & WirelessClock GenerationTransceiver

A 0.13 /22m CMOS Quad-Band GSM/GPRS/EDGE RF Transceiver Using a Low-Noise Fractional-N Frequency Synthesizer and Direct-Conversion Architecture Pei-Wei Chen, Tser-Y u Lin, Ling-Wei Ke, Rickey Y u

本文介绍了一种用于GSM/GPRS/EDGE的四频段CMOS射频收发器，采用直接转换架构和低噪声分数N频率合成器。

0.13μm CMOS, 2.8V, 118mA TX, 84mA RX

JSSC 2009第5期Other

A 0.18- /22m CMOS Array Sensor for Integrated Time-Resolved Fluorescence Detection Ta-chien D. Huang, Student Member , IEEE, Sebastian Sorgenfrei, Ping Gong

设计用于集成时间分辨荧光检测的CMOS传感器阵列

64-by-64阵列，光子密度低至56 photons/cm²，响应时间优于800 ps

JSSC 2009第5期Image Sensors

A 100 /22W 128 64 Pixels Contrast-Based Asynchronous Binary Vision Sensor for Sensor

一款超低功耗128x64像素视觉传感器，具有像素级空间对比度提取和二值化功能。

100μW at 50 fps with 25% of pixel activity

JSSC 2009第5期Other

A 1024-QAM Analog Front-End for Broadband Powerline Communication Up to 60 MHz J

一款支持1024-QAM的高性能宽带电力线通信模拟前端，工作频率1.6至60MHz。

0.25μm SiGe BiCMOS, 2.5V, 668mW, EVM≤1.2%@60dB衰减

JSSC 2009第5期Data ConvertersDelta-Sigma ADC

A 1 GHz Bandwidth Low-Pass /1/6ADC With 20–50 GHz Adjustable Sampling Rate Adam Hart, Student Member , IEEE, and Sorin P. V oinigescu, Senior Member , IEEE

一款1 GHz带宽、20-50 GS/s可调采样率的低通连续时间ΔΣ ADC。

165 GHz-130-nm SiGe BiCMOS, 2.5V, 20-50 GS/s, 350 mW

JSSC 2009第5期RF & Wireless

A 65 nm CMOS 30 dBm Class-E RF Power Ampliﬁer With 60% PAE and 40% PAE at 16 dB Back-Off

65nm CMOS工艺下实现30dBm输出、60% PAE的E类射频功率放大器

65nm CMOS, 30dBm Pout, 60% PAE, 40% PAE@16dB back-off

JSSC 2009第5期RF & WirelessPhased Array

A CMOS Code-Modulated Path-Sharing Multi-Antenna Receiver Front-End Fred Tzeng S

一种新型多天线接收器前端设计，支持空间复用、空间分集和波束成形，通过正交码调制实现信号线性组合，显著降低面积和功耗。

21–85 dB增益，6.2 dB噪声系数，10.6 dBm IIP3，76 mW功耗，2.3 mm²面积

JSSC 2009第5期Clocking & PLLsDLLDRAM

A DLL With Jitter Reduction Techniques and Quadrature Phase Generation for DRAM

一种采用抖动抑制技术的DLL，用于DRAM，在噪声环境下降低输出抖动。

1 GHz输出时钟，4.58 ps RMS抖动，29 ps峰峰值抖动

JSSC 2009第5期RF & WirelessCDRHigh-Speed Link

A Fully Integrated 0.13- /22m CMOS 40-Gb/s Serial Link Transceiver Jeong-Kyoum Kim, Student Member , IEEE

本文介绍了一种基于0.13μm CMOS工艺的全集成40Gb/s串行链路收发器。

0.13μm CMOS, 1.45V, 40Gb/s, 3.6W, 3.4×2.9mm²

JSSC 2009第5期RF & Wireless

A Fully Integrated 2 2 Power Ampliﬁer for Dual Band MIMO 802.11n WLAN Application Using SiGe HBT Technology

开发了一种用于双频MIMO 802.11n WLAN系统的全集成2×2功率放大器。

17 dBm线性功率输出（28 dB EVM），18 dBm输出（14%效率，5 GHz），19%效率（2.4 GHz，25 dB EVM）

JSSC 2009第5期Other

A Fully Integrated Ultra-Low Insertion Loss T/R Switch for 802.11b/g/n Application in 90 nm CMOS Process Adil A. Kidwai , Member , IEEE, Chang-Tsung Fu , Student Member , IEEE, Jonathan C. Jensen , Member , IEEE

展示了一种用于802.11b/g/n应用的超低插入损耗TR开关，集成于收发器前端。

插入损耗0.4 dB（发射模式），0.1 dB（接收模式），噪声系数3.6 dB，P1dB >30 dBm

JSSC 2009第5期Clocking & PLLsNeural Network Accelerator

A Low Jitter Programmable Clock Multiplier Based on a Pulse Injection-Locked Oscillator With a Highly-Digital Tuning Loop Belal M. Helal , Member , IEEE

基于脉冲注入锁定振荡器的低抖动可编程时钟倍频器

0.13μm, 0.4mm², 28.6mW, 3.2GHz, 130fs (rms), 63.9dBc, 200fs (peak-to-peak)

JSSC 2009第5期RF & Wireless

A Millimeter-Wave (40–45 GHz) 16-Element Phased-Array Transmitter in 0.18- /22m SiGe BiCMOS Technology

本文展示了一种用于Q波段卫星应用的16元素相控阵发射器，采用0.18μm SiGe BiCMOS技术。

12.5 dB平均功率增益，39.9–45.6 GHz 3-dB增益带宽

JSSC 2009第5期Clocking & PLLsTransceiver

A Phase Domain Approach for Mitigation of Self-Interference in

提出一种相位域方法，用于抑制无线收发器中的自干扰，应用于GSM收发器的PLL参考时钟抖动最小化。

90nm CMOS

JSSC 2009第5期Other

A Sub-02 61hr Bias Drift Micromechanical Silicon Gyroscope With Automatic CMOS M

提出一种利用MEMS陀螺仪高机械品质因数(Q)的系统架构和CMOS实现，通过残余正交误差实现模式匹配和带宽控制。

偏置漂移0.16°/hr，最大Q值36,000，带宽1-10 Hz可调，最大比例因子88 mV·s，功耗6 mW

JSSC 2009第5期Digital Circuits

An Adaptively Dividable Dual-Port BiTCAM for Virus-Detection Processors in Mobile Devices Chao-Ching Wang, Chieh-Jen Cheng, Tien-Fu Chen

提出一种自适应可分割双端口BiTCAM，用于移动设备病毒检测处理器，实现高吞吐、低功耗和低成本。

0.13μm工艺，3 Gbps病毒检测速度，0.44 fJ/pattern-byte/scan能耗

JSSC 2009第5期RF & Wireless

An Agile Ultra-Wideband Pulse Radio Transceiver With Discrete-Time Wideband-IF F

采用90nm CMOS工艺实现的超宽带脉冲无线电收发器，支持快速频带切换和干扰避免。

90nm CMOS, 1.2V, 100Mpulses/s, 1mm², 130mA

JSSC 2009第5期Digital Circuits

An Embedded Stream Processor Core Based on Logarithmic Arithmetic for a Low-Power 3-D Graphics SoC

开发了一种基于对数算术的低功耗高性能4路32位流处理器核心，用于手持3D图形系统。

200 MHz, 86.8 mW, 141 Mvertices/s, 17.2 mm², 1.57 M transistors, 29 kB SRAM

JSSC 2009第5期RF & WirelessTransceiver

CMOS RF Biosensor Utilizing Nuclear Magnetic Resonance Nan Sun Student Member I

一种基于CMOS RF收发器的便携式核磁共振生物传感器，用于高灵敏度检测癌症标志蛋白。

接收机噪声系数0.7dB，检测限20fmol/1.4ng（5μL样品）

JSSC 2009第5期RF & WirelessLNANeural Network Accelerator

Design of a High Performance 2-GHz Direct-Conversion Front-End With a Single-Ended RF Input in 0.13 /22m CMOS Yiping Feng, Student Member , IEEE, Gaku Takemura

设计了一个高性能2-GHz直接转换前端，采用单端低噪声放大器和双平衡电流驱动无源混频器。

30 dB转换增益，3.1 dB噪声系数，12 dBm IIP3，39 dBm IIP2，12 mW功耗

JSSC 2009第5期Other

Digital Object Identiﬁer 101109JSSC20092021997

无摘要提供，无法生成概要。

无

JSSC 2009第5期RF & Wireless

Integrated Quadrature Couplers and Their Application in Image-Reject Receivers

本文介绍了几种全集成多级集总元件正交混合器，用于提高带宽、幅度和相位精度，并描述了一种使用两级Lange/Lange耦合器的全集成双正交外差接收器前端。

55 dB图像抑制比，200 MHz带宽，5.25 GHz中心频率，23.5 dB增益，-79 dBm灵敏度，5.6 dB SSB NF，7 dBm IIP3，1 mm x 2 mm芯片面积

JSSC 2009第5期RF & Wireless

Integrated Receiver Including Both Receiver Channel and TDC for a Pulsed Time-of-Flight Laser Rangeﬁnder With cm-Level Accuracy Jan Nissinen

设计并制造了一种集成接收器，包括TDC和接收通道，用于10米范围的脉冲飞行时间激光测距仪。

250 ps单次精度, 37 ps精度, <45 mW功耗, 1:10,000动态范围

JSSC 2009第5期RF & Wireless

MA Y 2009 VOLUME 44 NUMBER 5 IJSCBC ISSN 0018-9200 SPECIAL SECTION ON THE 2008 R

2009年IEEE JSSC期刊特辑聚焦2008年电路研讨会，涵盖多天线接收前端、超宽带脉冲收发器、低损耗T/R开关、双频MIMO功率放大器及高效CMOS功率放大器等前沿技术。

如：60% PAE, 40% PAE at 16 dB Back-Off, 30 dBm输出

JSSC 2009第5期OtherVCO

Measurements and Analysis of Process Variability in 90 nm CMOS Liang-Teck Pang M

研究90纳米CMOS工艺中电路布局对变异性的影响及延迟和漏电流的WID与D2D变异性

90nm CMOS, 延迟变异3.5%, D2D变异15%, 布局诱导频率偏移10%

JSSC 2009第5期RF & Wireless

Overview for the Special Section on the 2008 Radio

2008年RFIC研讨会精选论文，涵盖无线IC设计的最新进展与挑战。

无

JSSC 2009第5期Other

Radiation Hardening by Design of Asynchronous Logic for Hostile Environments David J. Barnhart , Member , IEEE

研究提出异步逻辑设计结合辐射加固技术，用于恶劣环境下的无线传感器节点。

0.35μm SiGe BiCMOS

JSSC 2009第5期Clocking & PLLs

Study of Subharmonically Injection-Locked PLLs

研究亚谐波注入锁定PLL的基础理论，通过芯片验证低噪声和低功耗设计。

149-fs rms jitter, 38 mW功耗, 1.3V供电

JSSC 2009第5期RF & Wireless

The New CMC Standard Compact MOS Model PSP Advantages for RF Applications

PSP模型作为新一代MOSFET标准模型，在模拟和射频设计中具有显著优势。

无

JSSC 2009第5期Other

Transimpedance Ampliﬁer for High Sensitivity Current Measurements on Nanodevices

一种用于纳米器件高灵敏度电流测量的跨阻放大器

输入等效噪声52fA/√Hz @100kHz, 检测能力达亚attofarad级

JSSC 2009第6期Data Converters

A 100 MS/s 4 MHz Bandwidth 70 dB SNR /1/6ADC in 90 nm CMOS

本文介绍了一种90nm CMOS工艺下的高速16位ADC，用于数字电视接收器。

90nm CMOS, 100MS/s, 4MHz带宽, 69.95dB SNR

JSSC 2009第6期Data ConvertersFlash ADC

A 35-GS/s, 4-Bit Flash ADC With Active Data and Clock Distribution Trees Shahriar Shahramian, Student Member , IEEE, Sorin P . V oinigescu, Senior Member , IEEE, and Anthony

提出一种35-GS/s 4位闪存ADC，采用主动数据和时钟分布树技术，省略THA以提升性能。

35-GS/s, 4-bit, 3.7 ENOB, 8 GHz带宽, 4.5W功耗

JSSC 2009第6期RF & Wireless

A Bio-Inspired Active Radio-Frequency

受生物耳蜗启发的射频硅耳蜗芯片，实现高效频谱分析

0.13μm CMOS, 3mm×1.5mm, 50通道, 70dB动态范围, 300mW功耗, 600MHz-8GHz

JSSC 2009第6期RF & WirelessNeural Network Accelerator

A Class-E PA With Pulse-Width and Pulse-Position Modulation in 65 nm CMOS

一篇关于在65纳米CMOS工艺中实现高效E类功率放大器的论文。

28.6 dBm输出功率，28.5% PAE，1.2% EVM（GMSK）

JSSC 2009第6期RF & Wireless

A Low-Power Baseband ASIC for an Energy-Collection IR-UWB Receiver

本文介绍了一种用于IR-UWB接收机的低功耗基带ASIC，采用非相干脉冲检测和新型获取算法。

0.18μm CMOS, 13mW (初始获取), 6.5mW (信号跟踪), 5MHz PRR

JSSC 2009第6期RF & Wireless

A Spectral-Scanning Nuclear Magnetic Resonance Imaging (MRI) Transceiver

一款用于低磁场MRI诊断的集成化频谱扫描核磁共振成像收发器

0.12μm SiGe BiCMOS, 1 kHz-37MHz/250MHz(NMR), 0-0.9T(1H)

JSSC 2009第6期Clocking & PLLsVCO

A V-Band CMOS VCO With an Admittance- Transforming Cross-Coupled Pair Hsieh-Hung Hsieh, Student Member , IEEE

提出一种新型毫米波CMOS压控振荡器拓扑结构，通过传输线变换导纳实现高频振荡

63GHz频段，670MHz调谐范围，-89dBc/Hz@1MHz相位噪声，15dBm输出功率

JSSC 2009第6期MemorySRAM

A V oltage Scalable 0.26 V , 64 kb 8T SRAM With V/109/105/110Lowering Techniques and Deep Sleep Mode Tae-Hyoung Kim, Student Member , IEEE

本文实现了一种电压可扩展的0.26V 64kb 8T SRAM，采用130nm CMOS工艺，通过多种技术降低功耗并提高性能。

130nm CMOS, 0.26V, 64kb

JSSC 2009第6期Clocking & PLLs

All-Digital Ring-Oscillator-Based Macro for Sensing Dynamic Supply Noise Waveform Y asuhiro Ogasahara

提出全数字门控振荡器电路，用于动态电源噪声波形测量。

5.3–8.3 Gsample/s, 10.08×6.72 μm²/50

JSSC 2009第6期Analog Circuits

An Efﬁciency-Enhanced CMOS Rectiﬁer With Unbalanced-Biased Comparators for Transcutaneous-Powered High-Current Implants Song Guo, Student Member , IEEE

提出一种效率增强的CMOS整流器，用于高电流生物医学植入物的经皮能量传输。

1.5MHz输入下峰值电压转换率95%，功率效率至少82%

JSSC 2009第6期RF & WirelessVCO

An Energy-Efﬁcient All-Digital UWB Transmitter Employing Dual Capacitively-Coupled Pulse-Shaping Drivers Patrick P . Mercier, Student Member , IEEE , Denis C. Daly , Student Member , IEEE

一种采用双电容耦合数字功放的全数字超宽带发射机，能效高且无需片外滤波器。

90nm CMOS, 0.07mm², 17.5pJ/脉冲, 15.6Mb/s

JSSC 2009第6期RF & WirelessDelta-Sigma ADC

Comments and Corrections Correction to “A 2.7 mW, 90.3 dB DR Continuous-Time Quadrature Bandpass Sigma-Delta Modulator for GSM/EDGE Low-IF Receiver in 0.25 m CMOS” Song-Bok Kim

对两篇IEEE JSSC论文的更正和评论。

无

JSSC 2009第6期Other

Design of Three-Stage Class-AB 16 /10Headphone Driver Capable of Handling Wide Range of

设计了一种能处理宽范围负载电容的三级Class-AB耳机驱动器，采用自动调节阻尼因子的频率补偿方案。

1.2 mW静态功耗，40 mW峰值功率，84.8 dB THD，92 dB SNR

JSSC 2009第6期Other

Digital Object Identiﬁer 101109JSSC20092023891

无摘要

JSSC 2009第6期Other

Digital Object Identiﬁer 101109JSSC20092023892

无摘要信息，无法提供概要

无

JSSC 2009第6期Image SensorsCMOS Image Sensor

Focal-Plane Algorithmically-Multiplying CMOS Computational Image Sensor Alireza Nilchi, Student Member , IEEE, Joseph Aziz , Student Member , IEEE

一种在焦平面上实现并行卷积计算的CMOS图像传感器

128x128像素阵列，8x8核卷积，0.35μm CMOS

JSSC 2009第6期Data Converters

JUNE 2009 VOLUME 44 NUMBER 6 IJSCBC ISSN 0018-9200 New Associate Editor B Nau

2009年6月JSSC期刊收录多篇关于CMOS电路设计的论文，涵盖功率放大器、ADC、VCO等主题。

如：65nm CMOS, 100 MS/s, 70 dB SNR

JSSC 2009第6期Other

New Associate Editor I AM happy to announce the appointment of Dr Jan Cran- inck

介绍Jan Craninckx博士在模拟和射频电路设计领域的学术背景与成就。

无

JSSC 2009第6期OtherProcessor/CPU

On-Chip Supply Noise Regulation Using a Low-Power Digital Switched Decoupling

提出一种低功耗数字开关去耦电容电路，有效抑制中频段电源噪声。

0.13μm, 11X有效去耦电容提升, 9.8dB噪声抑制

JSSC 2009第6期Wireline I/O

Radiation Tolerance Techniques for a 1.6 Gb/s, 8 K and 4 K Low-Density Parity-Check Encoder Sterling R. Whitaker , Senior Member , IEEE, Lowell H. Miles, Jody W. Gambles , Senior Member , IEEE, Paul Winterrowd, Ron Nelson, Chad Orbe, and Gary K. Maki , Senior Member , IEEE

一种抗辐射的16 Gbps低密度奇偶校验编码器设计

1.6 Gb/s, 线性能量转移阈值大于33 MeV cm²/mg

JSSC 2009第6期Other

Reduction of Inductive

探讨四极电感器减少射频集成电路中电感串扰的方法

31 dB串扰减少

JSSC 2009第6期Other

The Patent Abstracts and References cited are intended to provide the minimum in

一种低噪声放大器电路，具有低电流消耗特性

低噪声, 低电流消耗

JSSC 2009第7期Other

1859 Introduction to the Special Issue on the 34th ESSCIRC I I NTRODUCTION T HE

该特刊收录了2008年第34届欧洲固态电路会议(ESSCIRC)的扩展论文，涵盖RF、模拟和数字电路领域。

70 pJ/pulse, 39.0625 Mpps, 19.531 Mpps, 10 m距离, BER <1E-3, 86 dBm灵敏度, 15–20 m范围

JSSC 2009第7期Clocking & PLLs

A6 6 22W 86 ppm 61 C Fully-Integrated 6 MHz Wienbridge Oscillator With a 172 dB

本文提出了一种新型Wienbridge振荡器拓扑，具有低相位噪声、低温度依赖性和低功耗特性，适用于无线传感器节点和时间传感器读出电路。

65nm CMOS, 6MHz, 66μW, 86ppm/°C

JSSC 2009第7期Other

A 0.65 THz Focal-Plane Array in a Quarter-Micron CMOS Process Technology Erik Öjefors, Member , IEEE, Ullrich R. Pfeiffer , Senior Member , IEEE, Alvydas Lisauskas, and Hartmut G. Roskos

一种基于0.25微米CMOS工艺的0.65 THz焦平面阵列，用于室温太赫兹辐射检测

80 kV/W响应度，300 pW/√Hz噪声等效功率

JSSC 2009第7期Data ConvertersDelta-Sigma ADC

A 12-bit 3125 MHz Bandwidth 03 MASH Delta-Sigma Modulator

一款12位3.125MHz带宽的MASH Delta-Sigma调制器，采用0.18μm CMOS工艺，峰值SNDR达73.9dB。

12-bit, 3.125MHz带宽, 50MHz时钟, 73.9dB SNDR, 24mW功耗

JSSC 2009第7期Other

A 25 dBm Digitally Modulated CMOS Power Ampliﬁer for WCDMA/EDGE/OFDM With Adaptive Digital Predistortion and Efﬁcient Power Control Calogero D. Presti , Member , IEEE

一款用于WCDMA/EDGE/OFDM的25 dBm数字调制CMOS功率放大器

25.2 dBm最大包络功率, >40%全功率效率, 38% WCDMA/EDGE信号效率, 22% WiMAX OFDM信号效率

JSSC 2009第7期Other

A 36 V Programmable Instrumentation Ampliﬁer With Sub-20 /22V Offset and a CMRR in Excess of 120 dB at All Gain Settings Viola Schaffer, Martijn F. Snoeij , Member , IEEE, Mikhail V . Ivanov, Member , IEEE, and Dimitar T. Trifonov

一款36V可编程增益仪表放大器，具有低于20μV的偏移和超过120dB的CMRR。

36V CMOS, 0.35μm, 3mA静态电流, 0.1%增益精度, 120dB CMRR

JSSC 2009第7期Power ManagementSRAM

A 36 pJAccess 480 MHz 128 kb On-Chip SRAM With 850 MHz Boost Mode in 90 nm CMOS

90nm CMOS工艺下实现低能耗、高性能128kb SRAM，支持多种频率模式。

90nm CMOS, 480MHz/850MHz, 2.7pJ/access

JSSC 2009第7期Clocking & PLLs

A 5.75 to 44 Gb/s Quarter Rate CDR With Data Rate Selection in 90 nm Bulk CMOS Lucio Rodoni, Student Member , IEEE, George von Büren , Student Member , IEEE

一款在90纳米CMOS工艺中实现的5.75至44 Gb/s四分之一速率时钟数据恢复电路

5.74 mW/(Gb/s), 44 Gb/s, 0.2 mm²

JSSC 2009第7期Other

A 70 pJ/Pulse Analog Front-End in 130 nm CMOS for UWB Impulse

一种用于超宽带脉冲无线电接收机的70 pJ/脉冲模拟前端设计

130nm CMOS, 1.2V, 39.0625Mpps, 50dB增益, 2.3mA电流

JSSC 2009第7期Clocking & PLLsVCO

A Low-Complexity, Low-Phase-Noise, Low-V oltage Phase-Aligned Ring Oscillator in 90 nm Digital CMOS

一种在90纳米数字CMOS中实现的低复杂度、低相位噪声、低压相位对齐环形振荡器，工作频率可达2 GHz。

90nm CMOS, 1.2V, 2 GHz

JSSC 2009第7期RF & Wireless

A Low-Power CMOS SAW-Less Quad Band WCDMA/HSPA/HSPA+/1X/EGPRS Transmitter Marco Cassia

本文提出了一种用于蜂窝应用的低功耗多频带CMOS发射机，旨在减少功耗以延长手机通话时间。

W-CDMA, CDMA, GSM/EDGE

JSSC 2009第7期Clocking & PLLsDLL

A Low-Power Digital DLL-Based Clock Generator in Open-Loop Mode

提出一种低功耗数字DLL时钟发生器，采用开环模式减少抖动和功耗。

90nm CMOS, 14%功耗降低

JSSC 2009第7期RF & Wireless

A Low-V oltage Mobility-Based Frequency Reference for Crystal-Less ULP Radios Fabio Sebastiano, Lucien J. Breems , Senior Member , IEEE, Koﬁ A. A. Makinwa , Senior Member , IEEE

设计了一种基于MOS晶体管电子迁移率的100kHz频率参考电路，适用于无线传感器网络。

65nm CMOS, 1.2V, 34μA, 100kHz

JSSC 2009第7期Clocking & PLLsHigh-Speed Link

A Robust High Speed Serial PHY Architecture With Feed-Forward Correction Clock and

提出一种用于高速串行链路的稳健架构，满足1.5Gb/s和3Gb/s标准，采用最小化模拟功能和全数字设计。

90nm CMOS, 0.4mm², 75mW

JSSC 2009第7期RF & Wireless

A Short Range, Low Data Rate, 7.2 GHz-7.7 GHz FM-UWB Receiver Front-End Yi Zhao, Student Member , IEEE, Y unzhi Dong, Student Member , IEEE, John F. M. Gerrits , Senior Member , IEEE, Gerrit van V eenendaal, John R. Long , Member , IEEE, and John R. Farserotu , Senior Member , IEEE

本文介绍了一种低功耗、短距离的FM-UWB接收前端，适用于7.45 GHz频段。

0.25μm SiGe:C BiCMOS, 1.8V, 9 mW, -85.8 dBm

JSSC 2009第7期Power Management

A Temperature-to-Digital Converter Based on an Optimized

本文介绍了一种基于优化电热滤波器的CMOS温度数字转换器设计。

未修剪不准确度小于0.7°C（-55°C至125°C）

JSSC 2009第7期Data Converters

An 8-Bit Flash Analog-to-Digital Converter in Standard CMOS Technology Functional From 4.2 K to 300 K

本文提出了一种在标准CMOS技术下工作的8位Flash ADC，适用于从室温到4.2K的低温环境。

8-bit, 0.7μm CMOS, 12.5kHz, DNL 0.5 LSB (300K), 1 LSB (4.2K)

JSSC 2009第7期Other

Digital Object Identiﬁer 101109JSSC20092025957

该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。

无

JSSC 2009第7期Other

Digital Object Identiﬁer 101109JSSC20092025980

无摘要信息，无法提供概要

无

JSSC 2009第7期Other

Digital Object Identiﬁer 101109JSSC20092025997

无摘要信息

无关键性能指标

JSSC 2009第7期Other

JUL Y 2009 VOLUME 44 NUMBER 7 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 34TH EU

IEEE JSSC 2009年7月特刊收录多篇前沿射频与数字电路设计论文

70 pJ/脉冲（UWB接收机）, 25 dBm（WCDMA功率放大器）, 5.75-44 Gb/s（CDR）

JSSC 2009第7期Other

Low-Power 32-bit Dual-MAC 120 22WMHz 10 V icyﬂex1 DSPMCU Core Claude Arm Stève G

icyflex1是一款低功耗可编程处理器，结合了DSP和MCU的特性，适用于功耗严格限制的应用。

180 nm技术，32位双MAC，120 MHz，10 mW

JSSC 2009第7期Clocking & PLLs

Noise Reduction in CMOS Circuits Through Switched Gate and Forward Substrate Bias Domagoj ˇSiprak

通过开关门和正向衬底偏置降低CMOS电路噪声的新方法

14 GHz pMOS VCO, 近载波相位噪声显著降低

JSSC 2009第7期Other

Single-Photon

提出一种全数字成像技术，同步检测光的相位和强度，用于重构场景深度图。

最大非线性误差低于12 cm，重复性误差3.8 cm

JSSC 2009第8期Data ConvertersDelta-Sigma ADCOp-Amp

74 dB SNDR Multi-Loop Sturdy-MASH Delta-Sigma Modulator Using 35 dB Open-Loop Op

提出新型多环Delta-Sigma调制器，采用35dB开环运放实现74dB SNDR。

0.18μm CMOS, 1.2V, 20MHz采样频率, 3.2mW功耗, 74dB SNDR@OSR=16

JSSC 2009第8期Other

AUGUST 2009 VOLUME 44 NUMBER 8 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2008 I

2009年IEEE JSSC特刊聚焦2008年会议，涵盖毫米波通信、无线LAN、CMOS接收器等前沿技术。

65nm CMOS, 6 Gb/s, 2 m无线链路

JSSC 2009第8期RF & Wireless

A /1/6Fractional-N Synthesizer With Customized Noise Shaping for WCDMA/HSDPA Applications Xueyi Y u, Y uanfeng Sun

本文提出了一种基于半数字方法的分数N合成器量化噪声降低技术，适用于WCDMA/HSDPA应用。

180nm CMOS, 满足HSDPA相位噪声要求, 建立时间小于150μs

JSSC 2009第8期RF & Wireless

A 5-GHz Wireless LAN Transmitter with Integrated Tunable High-Q RF Filter

一款集成可调谐高Q值RF滤波器的5GHz无线LAN发射器

5.145GHz中心频率，200MHz带宽，0.8dB纹波，8.26dBm输出功率，32.3dB EVM

JSSC 2009第8期RF & Wireless

A 5-Gb/s/pin Transceiver for DDR Memory Interface With a Crosstalk

提出一种用于DDR内存接口的5Gbps收发器，采用串扰抑制方案以提高信号完整性。

5 Gb/s, 52.82 ps peak-to-peak jitter

JSSC 2009第8期Clocking & PLLsClock Generation

A BiCMOS Dual-Band Millimeter-Wave Frequency Synthesizer for Automotive Radars V

一款适用于24GHz和77GHz汽车雷达的双频毫米波频率合成器。

0.18μm SiGe BiCMOS, 2.5V, 23.8–26.95GHz/75.67–78.5GHz, <100 dBc/Hz @1MHz offset

JSSC 2009第8期Clocking & PLLsPLL

A Digital Intensive Fractional-N PLL and All-Digital Self-Calibration Schemes Ping-Ying Wang, Jing-Hong Conan Zhan, Hsiang-Hui Chang , Student Member , IEEE , and Hsiu-Ming

一种数字密集型分数N锁相环，采用数字滤波器和模拟前馈路径，实现高精度频率补偿。

3.6 GHz, 75 dBc分数杂散, 115.6 dBc/Hz @400 kHz, 134.9 dBc/Hz @3 MHz, 40 mA @1.5V

JSSC 2009第8期Clocking & PLLsClock Generation

A Highly Integrated 1.8 GHz Frequency Synthesizer Based on a MEMS Resonator Frederic Nabki, Student Member , IEEE, Karim Allidina , Student Member , IEEE, Faisal Ahmad, Paul-V ahe Cicek, Student Member , IEEE, and Mourad N. El-Gamal , Member , IEEE

基于MEMS谐振器的高集成度18 GHz频率合成器设计

1.7–2.0 GHz, 6.25 mm², 2 V驱动电压

JSSC 2009第8期RF & Wireless

A Highly Linear SAW-Less CMOS Receiver Using a Mixer With Embedded Tx Filtering for CDMA

使用嵌入式滤波无源混频器的高线性度SAW-less CMOS接收器

Rx IIP3 >60 dBm, 噪声系数2.4 dB, Tx抑制比15 dB, 功耗18 mA@2.1V

JSSC 2009第8期RF & Wireless

A Zero-IF 60 GHz 65 nm CMOS Transceiver With Direct BPSK Modulation Demonstrating up to 6 Gb/s Data Rates Over a 2 m Wireless Link Alexander Tomkins, Student Member , IEEE , Ricardo Andres Aroca, Takuji Y amamoto, Sean T. Nicolson, Member , IEEE, Y oshiyasu Doi, and Sorin P . V oinigescu, Senior Member , IEEE

65nm CMOS工艺的60GHz零中频收发器，支持直接BPSK调制，适用于低功耗多千兆位无线链路。

65nm CMOS, 1.2V/1.0V, 6 Gb/s, 374 mW/232 mW

JSSC 2009第8期Data ConvertersDelta-Sigma ADC

An 81 mW 82 dB Delta-Sigma ADC With 19 MHz BW and 98 dB THD

一种采用量化噪声耦合技术的15级低失真ΔΣ ADC，在1.9MHz带宽内实现81dB SNDR和98dB THD。

0.18μm CMOS, 1.5V, 19MHz BW, 81dB SNDR, 98dB THD, 8.1mW

JSSC 2009第8期Clocking & PLLs

CMOS Oscillators for Clock Distribution and Injection-Locked Deskew Masum Hossain and Anthony

提出低功耗CMOS振荡器，用于时钟分配和注入锁定去偏技术。

0.13μm CMOS, 20 GHz, 20 mW, 12% tuning range, -49/48/49 dBc/Hz @ 1 MHz offset

JSSC 2009第8期Other

Digital Object Identiﬁer 101109JSSC20092028227

无摘要信息，无法提供概要

无

JSSC 2009第8期Other

Heterogeneous Multicore SoC With SiP for Secure Multimedia Applications Hiroyuki Kondo

开发了一种异构多核SoC，用于需要安全DRM的高清多媒体应用，集成多种处理器和加速器，实现高性能和低功耗。

90 nm CMOS

JSSC 2009第8期Other

Introduction to the Special Issue on the 2008 IEEE

本期特刊收录了2008年IEEE定制集成电路会议的15篇论文，涵盖无线、RF、毫米波集成电路设计等多个技术领域。

55-64 GHz范围，1–6 Gb/s传输速率

JSSC 2009第8期Clocking & PLLsPLLVCO

Low-Power Supply-Regulation Techniques for Ring Oscillators in Phase-Locked Loops Using a Split-Tuned Architecture Abhijith Arakali, Student Member , IEEE

提出一种低功耗电源调节技术，用于PLL中的环形振荡器，提升电源噪声抑制性能。

0.18μm CMOS, 1.8V, 2.2mA, 1.5GHz, 1.9ps rms jitter, 28dB supply-noise sensitivity

JSSC 2009第8期Other

Measurement and Analysis of Variability in 45 nm Strained-Si CMOS Technology

研究45纳米应变硅CMOS技术中的变异性测量与分析

45nm CMOS, 变异性分析, 延迟特性, 漏电流测量

JSSC 2009第8期MemoryEmerging Memory

Nonvolatile Magnetic Flip-Flop for Standby-Power-Free SoCs Noboru Sakimura, Tadahiko Sugibayashi

提出一种新型非易失性磁触发器（MFF），用于无待机功耗的SoC设计。

150nm CMOS, 1.5V, 3.5GHz, 500MHz存储操作

JSSC 2009第9期mm-Wave

013 22m SiGe BiCMOS Technology Fully Dedicated to mm-Wave Applications Grégory A

介绍了一种专为毫米波应用设计的0.13微米SiGe BiCMOS技术

230/280 GHz

JSSC 2009第9期Data ConvertersTime-Interleaved ADC

A1 0 15-bit 60-MS/s Floating-Point ADC With

一种具有数字增益和偏移校准功能的15位60-MS/s浮点ADC

15-bit 60-MS/s, 80 dBFS系统噪声, 300 mW功耗

JSSC 2009第9期Analog CircuitsNeural Network AcceleratorOp-Amp

A 0.55 V 60 dB-DR Fourth-Order Analog Baseband Filter Marcello De Matteis, Stefano D’Amico , Member , IEEE

提出一种0.55V供电、12MHz截止频率的四阶低通滤波器，采用改进偏置电路和单运放双二阶结构实现低压高性能。

0.13μm CMOS, 0.55V, 12MHz, 3.4mW, 8dBm IIP3

JSSC 2009第9期OtherCharge PumpClock Generation

A 0.65-V 2.5-GHz Fractional-N Synthesizer With Two-Point 2-Mb/s GFSK Data Modulation Shih-An Y u, Member , IEEE

0.5V供电的分数N频率合成器，采用两点调制技术实现2-Mb/s GFSK调制

0.5V/0.65V供电, 6mW功耗, 120dBc/Hz相位噪声

JSSC 2009第9期Data ConvertersNeural Network Accelerator

A 10 MSs 11-bit 019 mm 50Algorithmic ADC With Improved Clocking Scheme Min Gyu K

提出一种采用改进时钟方案的10 MS/s 11位算法ADC，具有0.19 mm²面积和低功耗。

10 MS/s, 11-bit, 0.19 mm², 3.5 mA, 3 V

JSSC 2009第9期Data ConvertersPipeline ADCNeural Network Accelerator

A 12-Bit 200-MHz CMOS ADC

一款采用盲LMS校准算法的12位200MHz流水线ADC，用于校正电容失配和运放非线性。

12位, 200MHz, 62dB SNDR, 348mW, 1.2V

JSSC 2009第9期Clocking & PLLsVCO

A 1.94 to 2.55 GHz, 3.6 to 4.77 GHz Tunable CMOS VCO Based on Double-Tuned, Double-Driven Coupled Resonators Burak Çatlı, Student Member , IEEE, and Mona

本文提出了一种基于双调谐电流驱动变压器负载的多频段CMOS VCO。

1.94-2.55 GHz和3.6-4.77 GHz调谐范围, 1.8V供电, 1mA和10.1mA电流, -116 dBc/Hz和-122.8 dBc/Hz相位噪声

JSSC 2009第9期Image SensorsCMOS Image Sensor

A 200 /22s Processing Time Smart Image Sensor for an Eye Tracker Using Pixel-Level Analog

一种用于眼动追踪的智能图像传感器，采用像素级模拟图像处理技术。

80x60像素阵列，22.4μm像素间距，200μs处理时间，100mW功耗，3.3V供电

JSSC 2009第9期Data ConvertersFlash ADC

A 20 GS/s 5-Bit SiGe BiCMOS Dual-Nyquist Flash ADC With Sampling Capability up to 35 GS/s Featuring Offset Corrected Exclusive-Or Comparators Robert A. Kertis , Member , IEEE, Jim S. Humble , Member , IEEE, Mary A. Daun-Lindberg

一款20 GS/s 5位SiGe BiCMOS双奈奎斯特闪存ADC，采样能力高达35 GS/s。

5-bit, 20 GS/s dual-Nyquist, up to 35 GS/s sampling, ENOB 5.0 (low freq), 4.0 (10 GHz)

JSSC 2009第9期Clocking & PLLsTDCDLL

A 7 ps Jitter 0.053 mm /50Fast Lock All-Digital DLL With a Wide Range and High Resolution DCC

本文提出了一种宽范围高分辨率的全数字延迟锁定环，具有低抖动和快速锁定时间。

0.18μm CMOS, 440 MHz to 1.5 GHz, 7 ps jitter, 43 mW, 0.053 mm²

JSSC 2009第9期RF & WirelessNeural Network Accelerator

A Class-G Supply Modulator and Class-E PA in 130 nm CMOS

130 nm CMOS工艺下，Class-G电源调制器与Class-E功率放大器结合，优化非线性PA的功耗。

29.3 dBm输出功率，69% PAE，2.5% EVM，22.6%平均效率

JSSC 2009第9期Other

A Differential-Ramp Based 65 dB-Linear VGA Technique in 65 nm CMOS Hassan Elwan

提出一种基于差分斜坡的65 dB线性VGA技术，适用于65 nm CMOS工艺。

65 dB线性范围，11 nV/√Hz输入噪声密度，1.5 mA电流消耗

JSSC 2009第9期Digital CircuitsNeural Network Accelerator

A Fifth-Order G /109–C Continuous-Time /1/6 Modulator With Process-Insensitive Input

本文提出了一种采用自适应输入共模偏置控制的第五阶Gm-C连续时间ΔΣ调制器，具有工艺不敏感性。

0.18μm CMOS, 1.8V, 128MS/s, 11mW

JSSC 2009第9期Other

A Local Random V ariability Detector With Complete Digital On-Chip Measurement C

提出一种全数字片上技术，用于测量FET电流的局部随机变化。

45-nm SOI, 电压控制振荡器, 片上频率计数器

JSSC 2009第9期Data ConvertersPipeline ADCOp-Amp

A Low Power Pipelined ADC Using Capacitor and Opamp Sharing Technique With a Scheme to Cancel the Effect of Signal Dependent Kickback Naga Sasidhar

提出一种新型电容和运放共享技术，实现低功耗流水线ADC设计。

0.18μm CMOS, 1.8V, 80MS/s

JSSC 2009第9期Data ConvertersDAC

A Low Power, Scalable, DAC Architecture for Liquid Crystal

一种用于液晶显示驱动器的低功耗可扩展DAC架构

12通道, 9-bit DAC, 2 MSPS转换率, 252μW每通道功耗, 5V电源

JSSC 2009第9期Analog Circuits

A Wide Tuning Range G/109–C Filter for Multi-Mode CMOS Direct-Conversion

一款适用于多模式无线接收器的宽调谐范围G109C滤波器

500 kHz至20 MHz截止频率范围，4.1 mW至11.1 mW功耗，1.2 V电源电压

JSSC 2009第9期RF & WirelessPLL

A Wideband PLL-Based G/FSK Transmitter in 0.18 /22m CMOS Y ao-Hong Liu, Student Member , IEEE

提出一种基于PLL的宽带G/FSK发射机架构，数据速率不受PLL带宽限制。

0.18μm CMOS, 1.4V, 6.3mA, 11dBm输出功率, 6Mb/s最大数据速率, 1.5nJ/bit能效

JSSC 2009第9期RF & Wireless

A Widely-Tunable, Reconﬁgurable CMOS Analog Baseband IC for Software-Deﬁned Radio Masaki Kitsunezuka

一款用于软件定义无线电的可重构CMOS模拟基带芯片，支持多种滤波器特性。

12 mA电流消耗，1.0 V电源，输入参考带内噪声低，芯片面积小

JSSC 2009第9期Clocking & PLLsDLLClock Generation

An 8-GHz to 10-GHz Distributed DLL for Multiphase Clock Generation Keng-Jan Hsiao and Tai-Cheng Lee

提出一种用于多相时钟生成的低抖动、高相位精度的分布式DLL，工作频率8-10GHz。

90nm CMOS, 1.0V, 15mA, 293.3fs RMS抖动, 1.4ps最大相位失配

JSSC 2009第9期Clocking & PLLsPLLVCO

An FIR-Embedded Noise Filtering Method for /1/6 Fractional-N PLL Clock Generators Xueyi Y u, Student Member , IEEE, Y uanfeng Sun, Student Member , IEEE

提出一种用于16分数N分频PLL时钟发生器的FIR嵌入式噪声滤波方法，有效抑制带外量化噪声并改善短期抖动性能。

1-GHz ΔΣ分数N分频PLL, 短期抖动降低30%

JSSC 2009第9期RF & WirelessNeural Network Accelerator

An Implantable 64-Channel Wireless Microsystem for Single-Unit

一款可植入的64通道无线微系统，用于单神经元记录。

60 dB增益, 100 Hz-10 kHz带宽, 8 μV输入参考噪声, 62.5 kS/sec扫描率, 14.4 mW功耗

JSSC 2009第9期Other

Bipolar Transistor Excess Phase Modeling in V erilog-A

提出一种在Verilog-A中实现双极晶体管超额相位建模的新方法，保持幅度响应恒定。

未明确提及

JSSC 2009第9期Power ManagementBoost Converter

Boost DC-DC Converter With Fast Reference Tracking FRT and Charge-Recycling CR T

提出一种具有快速参考跟踪和电荷回收技术的高效RGB LED驱动器，用于笔记本计算机的彩色顺序显示。

1.5 MHz, 16V/21V输出, TSMC 0.25μm BCD 40V技术

JSSC 2009第9期MemorySRAM

Design and Analysis of A 53-pJ 64-kb Gated Ground SRAM With Multiword ECC

提出一种采用多字ECC和行虚拟地技术的低功耗SRAM架构，显著降低能耗并提升速度。

90nm CMOS, 5.34pJ能耗, 3.3ns数据延迟, 82%每比特能耗节省, 8倍速度提升

JSSC 2009第9期RF & Wireless

Design of Highly Efﬁcient Wideband RF Polar Transmitters Using the Envelope-Tracking Technique

设计高效宽带射频极性发射器，采用包络跟踪技术

45%整体发射器系统效率

JSSC 2009第9期Other

Design of Low-Loss Transmission Lines in Scaled CMOS by Accurate Electromagnetic Simulations Federico Vecchi, Student Member , IEEE, Matteo Repossi, Wissam Eyssa

提出一种基于周期性和Floquet定理的精确电磁仿真方法，优化65nm CMOS中的低损耗传输线设计。

0.65 dB/mm @ 60 GHz

JSSC 2009第9期Other

Digital Object Identiﬁer 101109JSSC20092031008

该论文未提供摘要，无法生成概要。

无

JSSC 2009第9期Other

EnergyPerformance

提出一种新型逻辑电路，可在制造后调节晶体管阈值电压，优化能耗与性能。

90 nm CMOS, 两倍能耗-性能调节范围, 35%能耗降低

JSSC 2009第9期RF & Wireless

Improved RF Devices for Future Adaptive Wireless Systems Using Two-Sided Contacting and AlN Cooling Lis K. Nanver, Member , IEEE, Hugo Schellevis, Tom L. M. Scholtes, Luigi La Spina , Student Member , IEEE, Gianpaolo Lorito, Francesco Sarubbi, Viktor Gonda, Milo ˇs Popadic´, Koen Buisman , Student Member , IEEE, Leo C. N.

本文探讨了利用双面接触技术改进射频/微波硅器件性能的方法。

未明确提及

JSSC 2009第9期Other

Introduction to the Special Section on the 2008 Bipolar/BiCMOS Circuits

2008年IEEE Bipolar/BiCMOS电路与技术会议论文精选集介绍。

无

JSSC 2009第9期Clocking & PLLsVCO

Minimizing the Supply Sensitivity of a CMOS Ring Oscillator Through Jointly Biasing the Supply and Control V oltages Ping-Hsuan Hsieh, Student Member , IEEE, Jay Maxey, and Chih-Kong

通过联合偏置电源和控制电压，提出了一种最小化CMOS环形振荡器电源敏感性的方法。

5.12-GHz输出时钟的rms抖动从6.41 ps降至2.38 ps

JSSC 2009第9期OtherTransceiver

New Associate Editors I AM happy to announce the appointment of Dr

IEEE JSSC期刊宣布新副编辑的任命及其专业背景

无

JSSC 2009第9期RF & Wireless

SEPTEMBER 2009 VOLUME 44 NUMBER 9 IJSCBC ISSN 0018-9200 New

2009年IEEE JSSC期刊关于Bipolar/BiCMOS电路与技术的专题论文集合

20 GS/s 5-Bit ADC, 35 GS/s采样能力

JSSC 2009第9期Other

The Recycling Folded Cascode A General Enhancement of the Folded Cascode Ampliﬁe

提出一种基于折叠共源共栅放大器的回收放大器架构，显著提升性能。

带宽134.2 MHz，压摆率94.1 V/s，增益提升7.6 dB

JSSC 2009第10期Other

100 GHz Gain-Bandwidth Differential Ampliﬁers in a Wafer Scale Heterogeneously I

采用Si和III-V技术优势的差分放大器，在晶圆级异质集成工艺中实现高性能。

增益带宽积40–130 GHz，低频增益45 dB，6.9 V差分输出摆幅，40 mW功耗

JSSC 2009第10期Data ConvertersDelta-Sigma ADCDAC

A 0.1 mm /50, Wide Bandwidth Continuous-Time /6/1ADC Based on a Time Encoding Quantizer in 0.13 /22m CMOS

该论文介绍了一种基于时间编码量化器的连续时间ADC设计，采用创新的Sigma-Delta架构，显著减小了面积并提高了能效。

ENOB 10 bits (17 MHz) / 12 bits (6.4 MHz), FoM 0.48 pJ/conversion @1.5V

JSSC 2009第10期Analog Circuits

A 0.6-V Dynamic Biasing Filter With 89-dB Dynamic Range in 0.18- /22m CMOS

提出一种动态偏置技术，实现0.6V低电压下89dB动态范围的五阶切比雪夫低通滤波器。

0.18μm CMOS, 0.6V, 443μW, 89dB动态范围, 575pV输出噪声

JSSC 2009第10期Data ConvertersPipeline ADC

A 2.5 mW 80 dB DR 36 dB SNDR 22 MS/s Logarithmic Pipeline ADC

一种无需复杂模拟功能的对数流水线ADC，实现高动态范围和低功耗

0.18μm CMOS, 1.62V, 22MS/s, 80dB DR, 36dB SNDR, 2.54mW

JSSC 2009第10期Wireline I/ONeural Network Accelerator

A 40 mW 3 Gb/s Self-Compensated Differential Transimpedance Ampliﬁer With Enlarged Input Capacitance Tolerance in 0.18 /22m CMOS Technology

本文提出了一种自补偿差分跨阻放大器设计，结合差分传感和自举技术，有效减少光电二极管和ESD保护电路的负载效应。

3.5 kΩ, 1.72 GHz, 3 Gb/s, 40 mW, 1.8 V

JSSC 2009第10期RF & Wireless

A 6-Gb/s Wireless Inter-Chip Data Link Using 43-GHz Transceivers and Bond-Wire Antennas Wu-Hsin Chen, Student Member , IEEE , Sanghoon Joo , Student Member , IEEE , Serkan Sayılır, Student Member , IEEE, Russell Willmot , Student Member , IEEE, Tae-Y

采用43GHz收发器和键合线天线的6Gbps无线芯片间数据链路

180nm SiGe BiCMOS, 6Gb/s, BER 10^-12, 2cm距离, 24dB SNR, 18ps抖动, 17pJ/bit能效

JSSC 2009第10期Other

A Cool Sub-02 dB Noise Figure GaN HEMT Power Ampliﬁer With 2-Watt Output Power K

该论文报道了一种在低温下实现超低噪声和高输出功率的GaN HEMT功率放大器。

0.2 dB NF, 2 W Psat, 35% PAE

JSSC 2009第10期Clocking & PLLs

A High-Frequency Clock Distribution Network Using Inductively Loaded Standing-Wave Oscillators

提出一种基于电感负载驻波振荡器的高频时钟分布网络，实现低偏斜、低抖动和低功耗。

9.4 GHz时钟频率，峰峰值抖动5.2 ps，时钟偏斜0.8 ps

JSSC 2009第10期Clocking & PLLsPLLTDC

A Low-Noise Wideband Digital Phase-Locked Loop Based on a Coarse–Fine Time-to-Digital

本文介绍了一种基于粗-细时间数字转换器的低噪声宽带数字锁相环设计。

400kHz环路带宽，25MHz参考频率，0.3 RMS相位误差

JSSC 2009第10期Other

A Wideband Power Ampliﬁer MMIC Utilizing GaN on SiC HEMT Technology

基于GaN on SiC HEMT技术的宽带功率放大器MMIC设计，适用于电子战系统。

30V电源操作，1.5 GHz至17 GHz带宽，10 dB以上小信号增益，9 W至15 W饱和输出功率，20%至38%峰值功率附加效率

JSSC 2009第10期Data ConvertersDelta-Sigma ADC

Adaptive Blocker Rejection Continuous-Time /6/1 ADC for Mobile WiMAX Applications Hyungseok Kim, Student Member , IEEE , Junghan Lee , Student Member , IEEE

一种用于移动WiMAX应用的自适应阻塞抑制连续时间61 ADC

71 dB动态范围, 65 dB峰值SNDR, 68 dB峰值SNR, 10 MHz信号带宽, 18 mW功耗, 1.2 V电源

JSSC 2009第10期Other

An Activity-Triggered 95.3 dB DR 75.6 dB THD CMOS Imaging Sensor With Digital Calibration Jie Y uan, Member , IEEE, Ho Y eung Chan, Sheung Wai Fung, and Bing Liu , Student Member , IEEE

提出一种活动触发的高动态范围CMOS成像传感器，具有低失真和高线性度。

95.3 dB动态范围，75.6 dB THD，74.5 dB SNR，15 Hz帧率

JSSC 2009第10期RF & Wireless

An All-Digital RF Signal Generator Using High-Speed /1/6Modulators Antoine Frappé, Member , IEEE, Axel Flament

采用全数字RF信号生成器，通过高速ΔΣ调制实现移动通信终端的发射器设计

90nm CMOS, 1V, 4GHz采样率, 120mW总功耗

JSSC 2009第10期RF & Wireless

Analysis and Optimization of Current-Driven Passive Mixers in Narrowband Direct-

分析并优化窄带直接转换接收机中的电流驱动无源混频器性能

未明确提及具体数值

JSSC 2009第10期Power Management

Capacitive Power Management Circuit for Micropower Thermoelectric Generators With a 1.4 /22A Controller

本文提出了一种用于微功率热电发电机的电容式电源管理电路，优化了电荷泵的级数以提升效率。

最高效率82%，总效率可达58%

JSSC 2009第10期Power Management

Compact Low-Power Impedance-to-Digital Converter for Sensor Array Microsystems C

提出一种紧凑低功耗阻抗数字转换器，用于生物传感器阵列微系统。

0.5μm CMOS, 3V, 6μW, 0.06mm²

JSSC 2009第10期Other

Design Considerations for 60 GHz Transformer- Coupled CMOS Power Ampliﬁers Debopriyo Chowdhury, Student Member , IEEE

本文探讨了在毫米波频率下高效功率放大的CMOS设计方法，重点介绍了变压器耦合功率放大器的设计。

60 GHz CMOS PA的高输出功率

JSSC 2009第10期Clocking & PLLs

Erratum to “A 66 W 86 ppm/ C Fully-Integrated 6 MHz Wienbridge Oscillator With a 172 dB Phase Noise FOM” V alentijn De Smedt, Pieter De Wit, Wim V ereecken, and Michiel Steyaert In the above paper [1], Table II compares the phase noise behavior of the Wienbridge oscillator with other work. While this work uses Manuscript received August 12, 2009; revised August 12, 2009. Current ver- sion published September 28, 2009.

该论文更正了Wienbridge振荡器的相位噪声比较错误，并修正了参考文献中的打字错误。

66 W 86 ppm C Fully-Integrated 6 MHz Wienbridge Oscillator

JSSC 2009第10期Other

High-Efﬁciency WCDMA Envelope Tracking Base-Station Ampliﬁer Implemented With GaAs HVHBTs

采用GaAs HVHBT技术的WCDMA基站放大器，通过包络跟踪和数字预失真实现高效率和线性。

58%效率，2.9% RMS误差，49 dBc ACLR，42 W输出功率，10.3 dB增益

JSSC 2009第10期RF & WirelessEqualizer

High-Speed Optical Receivers With Integrated Photodiode in 130 nm CMOS

本文介绍了一种在130纳米CMOS工艺中集成光电二极管的高速光学接收器设计。

4.5 Gbit/s, BER < 10^-12, 74.16 mW

JSSC 2009第10期Other

Intermittent Operation Control Scheme for Reducing Power Consumption of UWB-IR R

通过间歇操作方案降低UWB-IR接收器功耗60%，保持灵敏度不变。

0.18μm CMOS, 38mW, 258kb/s@52m, 10.7Mb/s@14m

JSSC 2009第10期Other

Introduction to the Special Section on the IEEE Compound Semiconductor Integrated Circuit Symposium (CSICS 2008)

IEEE化合物半导体集成电路研讨会展示GaAs、InP等半导体技术突破。

无

JSSC 2009第10期Data ConvertersPipeline ADCNeural Network Accelerator

Nested Digital Background Calibration of a 12-bit Pipelined ADC Without an Input SHA

通过嵌套背景校准技术消除输入SHA的12位流水线ADC，实现低功耗高性能。

12-bit, 20-Msample/s, SNDR 70.2 dB, SFDR 80.3 dB, INL 0.75 LSB

JSSC 2009第10期RF & Wireless

Noise-Shaping Gain-Filtering Techniques for Integrated Receivers Ahmet Tekin, Hassan Elwan

本文提出了一种新型噪声整形增益滤波技术，用于实现面积高效、低噪声的集成接收器滤波器。

7.5 nV/sqrt(Hz) 带内输入参考噪声密度, 30 dBV 和 31.5 dBV 带外IIP3, 5.5 mA 电流消耗, 1.2-V 电源

JSSC 2009第10期Other

OCTOBER 2009 VOLUME 44 NUMBER 10 IJSCBC ISSN 0018-9200 SPECIAL SECTION ON THE IE

该期刊聚焦于半导体集成电路技术，特别是GaAs和GaN HEMT在高效率功率放大器中的应用。

2-Watt输出功率, 亚0.2 dB噪声系数, 80 GHz中心频率, 100GHz+增益带宽

JSSC 2009第10期MemorySRAM

Resilient Self-V 6868-Tuning Scheme With Speed-Margining for Low-Power SRAM Ya-C

提出一种自适应调整SRAM宏最小电压的低功耗方案，支持温度范围至125°C。

0.18μm CMOS, 150MHz, 40%功耗降低

JSSC 2009第10期Clocking & PLLsVCO

SiGe Bipolar VCO With Ultra-Wide Tuning Range at 80 GHz

本文介绍了一种中心频率80 GHz、调谐范围24.5 GHz的SiGe毫米波VCO。

80 GHz中心频率, 24.5 GHz调谐范围, -57 dBc/Hz相位噪声, 12 dBm输出功率

JSSC 2009第11期RF & WirelessDRAM

A 0.13-/22m CMOS 6 Gb/s/pin Memory Transceiver Using Pseudo-Differential Signaling for Removing Common-Mode Noise Due to SSN Kyung-Soo Ha, Student Member , IEEE

提出了一种基于伪差分信号的6 Gb/s/pin DRAM接口收发器，解决了传统单端信号的噪声问题。

0.13μm CMOS, 6 Gb/s/pin, 242.5 mW, 1.0 mm x 0.3 mm

JSSC 2009第11期RF & Wireless

A 0.5 V 4.85 Mbps Dual-Mode Baseband Transceiver With Extended Frequency Calibration for Biotelemetry Applications Tsan-Wen Chen, Student Member , IEEE, Jui-Y uan Y u, Chien-Ying Y u

一款用于无线体域网的双模基带收发器芯片组，支持多用户共存和高数据率传输。

0.5V供电电压，最大数据传输速率4.85 Mbps，调制器功耗5.52W

JSSC 2009第11期Memory

A 0.7-V 1.8-mW H.264/A VC 720p Video Decoder Vivienne Sze, Student Member , IEEE , Daniel F. Finchelstein , Member , IEEE

该论文提出了一种低功耗H.264/AVC视频解码器设计，通过架构优化实现720p视频解码，功耗仅为1.8mW。

65nm CMOS, 0.7V, 1.8mW, 720p@30fps

JSSC 2009第11期Data ConvertersDAC

A 1-GS/s 6-Bit Two-Channel Two-Step ADC in 0.13-/22m CMOS Hung-Wei Chen, Student Member , IEEE, I-Ching Chen, Huan-Chieh Tseng

本文介绍了一种无需校准的6位1GS/s双通道两步ADC，采用0.13μm CMOS工艺实现低功耗高性能。

6-bit分辨率, 1GS/s采样率, 49mW功耗, 40.7dB SFDR, 33.8dB SNR, 33.7dB SNDR

JSSC 2009第11期Data ConvertersNeural Network Accelerator

A 10-Bit 500-MSs 55-mW CMOS ADC

提出一种10位500MS/s低功耗CMOS ADC，采用数字前台校准技术，实现高精度和低功耗。

90nm CMOS, 1.2V, 500MS/s, 55mW

JSSC 2009第11期Data ConvertersDACNeural Network Accelerator

A 107.4 dB SNR Multi-Bit Sigma Delta ADC With 1-PPM THD at 0.12 dB

采用新型技术的5位量化器二阶Sigma Delta调制器，实现107.4 dB SNR和1-PPM THD。

105.9 dB SNDR, 107.4 dB DR, 31.25-KHz带宽, 8-MHz采样频率, 14.7 mW功耗

JSSC 2009第11期RF & Wireless

A 112 pJb Inductive Transceiver With a Fault-Tolerant Network Switch for Multi-L

集成容错网络开关的近场耦合收发器，用于可穿戴体域网。

10 Mbps, 1.12 pJ/b, 2.5 V

JSSC 2009第11期Power Management

A 1.25–5 GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated-Replica Regulator in 45-nm CMOS Thomas Toiﬂ, Member , IEEE, Christian Menolﬁ , Member , IEEE, Peter Buchmann

45nm CMOS SOI技术实现的高带宽电源抑制时钟发生器

1.25-5GHz, 1V供电, 22dB电源抑制比, 4.5ps/100mV灵敏度

JSSC 2009第11期Clocking & PLLsTDC

A 1.5 GHz All-Digital Spread-Spectrum Clock Generator Sheng-You Lin

介绍了一种15 GHz全数字扩频时钟发生器，采用0.18μm CMOS工艺，降低电磁干扰和抖动。

电磁干扰降低10.48 dB，峰值抖动28.4 ps，RMS抖动4 ps @1.5 GHz

JSSC 2009第11期RF & WirelessLNANeural Network Accelerator

A 24-GHz Resistive Feedback LNA in 013-22m CMOS Sanghoon Joo Student Member IEE

提出了一种基于串联电感匹配网络的电阻反馈低噪声放大器，具有低噪声和高增益特性。

0.13μm CMOS, 1.2V, 2.6mW, 2.0dB NF, 24dB S21, -49dBm IIP3

JSSC 2009第11期RF & Wireless

A 2.4 GHz Low-Power Sixth-Order RF Bandpass /1/6 Converter in CMOS

24 GHz低功耗第六阶RF带通16转换器在CMOS中的实现

40 dB SNDR, 62 dB SFDR, 60 MHz带宽, 40 mW功耗, FoM 245 GHz/W

JSSC 2009第11期RF & Wireless

A 4 Gb/s 3-bit Parallel Transmitter With the Crosstalk-Induced Jitter Compensation Using TX Data Timing Control Hae-Kang Jung, Kyoungho Lee, Jong-Sam Kim, Jae-Jin Lee, Jae-Y oon Sim

通过发射端数据时序控制补偿微带线间串扰引起的抖动

0.18μm CMOS, 2.6-4.0Gb/s, 30ps抖动改善

JSSC 2009第11期Data ConvertersFlash ADC

A 6-bit 02 V to 09 V Highly Digital Flash ADC With

一种在0.18微米CMOS工艺中实现的6位高数字闪存ADC，采用比较器冗余和可重构性提高线性度。

0.4V电源下最小FOM为125fJ/转换步，ENOB为5.05，400kS/s

JSSC 2009第11期Power ManagementSAR ADCTDC

A CMOS Time-to-Digital Converter (TDC) Based On a Cyclic Time Domain Successive Approximation Interpolation Method Antti Mäntyniemi

本文介绍了一种基于循环时间域逐次逼近法的CMOS时间数字转换器，适用于激光测距等应用。

1.2 ps分辨率, 327 s动态范围, 3.2 ps单次精度, 33 mW功耗, 100 MHz, 3.3 V

JSSC 2009第11期Power ManagementDLL

A Delay-Locked Loop Synchronization Scheme for High-Frequency Multiphase Hysteretic DC-DC Converters Pengfei Li, Student Member , IEEE, Lin Xue, Peter Hazucha

基于延迟锁定环的高频多相DC-DC降压转换器同步方案

25-70MHz工作频率，83%@2W/80%@3.3W效率，17.5%-80%输出转换范围

JSSC 2009第11期Clocking & PLLsPLL

A Hybrid Spur Compensation Technique for Finite-Modulo Fractional-N Phase-Locked Loops Li Zhang, Xueyi Y u, Student Member , IEEE, Y uanfeng Sun, Student Member , IEEE

提出一种混合杂散补偿技术的有限模数分数-N锁相环，实现低杂散和高分辨率。

1.8–2.6 GHz, 55 dBc杂散抑制, 35.3 mW功耗

JSSC 2009第11期Other

A Micropower /1/6-Based Interface ASIC for a Capacitive 3-Axis Micro-Accelerometer Matti Paavola, Student Member , IEEE , Mika Kämäräinen , Student Member , IEEE , Erkka Laulainen, Student Member , IEEE

一款基于16位接口的微功耗ASIC，用于3轴电容式微加速度计

1.2–2.75 V供电, 1.73 mm²面积, 1Hz模式21.2μA, 25Hz模式97.6μA

JSSC 2009第11期Digital Circuits

A Power Performance Scalable Eight-Cores Media Processor for Mobile Multimedia A

开发了一款用于移动多媒体应用的低功耗高性能八核媒体处理器。

未明确提及

JSSC 2009第11期MemorySRAM

A Reconﬁgurable 8T Ultra-Dynamic V oltage Scalable U-DVS SRAM in 65 nm CMOS

提出一种65nm CMOS工艺下可重构8T超动态电压可调SRAM，支持250mV至1.2V宽电压范围操作。

65nm CMOS, 250mV至1.2V, 64kb SRAM

JSSC 2009第11期mm-Wave

A World-Band Triple-Mode 802.11a/b/g SOC in 130-nm CMOS

130nm CMOS工艺下全集成802.11a/b/g三模世界频段SOC芯片

1.8V供电,接收模式144/168mA,发射模式114/150mA,灵敏度-77.5/-74dBm@54Mb/s

JSSC 2009第11期Other

Accurate Array-Based Measurement for Subthreshold-Current of MOS Transistors

提出一种用于精确测量MOS晶体管亚阈值电流的阵列结构，采用LCS和PES技术及MCC数据处理方法。

亚阈值泄漏电流测量精度达几皮安

JSSC 2009第11期RF & Wireless

An 8 5 Gb/s Parallel Receiver With Collaborative Timing Recovery Ankur Agrawal, Student Member , IEEE, Andrew Liu, Pavan

设计了一种8通道、每通道5Gb/s的并行接收器，采用协作定时恢复技术，无需转发时钟。

8通道, 5Gb/s, 130nm CMOS

JSSC 2009第11期Clocking & PLLsPLL

An Edge Missing Compensator for Fast Settling Wide Locking Range Phase-Locked Loops Chi-Sheng Lin, Ting-Hsu Chien

提出一种边缘缺失补偿器（EMC）的PLL设计，实现快速频率跳变和宽锁定范围。

320 MHz频率跳变/10μs，参考杂散-48.7 dBc，相位噪声-88.31 dBc/Hz@10 kHz偏移

JSSC 2009第11期Wireline I/ODRAM

BER Measurement of a 5.8-Gb/s/pin Unidirectional Differential I/O for DRAM Application With DIMM Channel Y oung-Chan Jang, Hoeju Chung, Y oungdon Choi, Hwanwook Park, Jaekwan Kim, Soouk Lim, Jung Sunwoo, Moon-Sook Park, Hyung-Seuk Kim, Sang-Y un Kim, Y un-Sang Lee, Woo-Seop Kim, Jung-Bae Lee, Jeihwan Y oo

一篇关于5.8-Gbps/pin单向差分I/O在DRAM应用中的BER测量的研究论文。

5.8-Gb/s/pin操作

JSSC 2009第11期Data Converters

Design of a 770-MHz, 70-mW, 8-bit Subranging ADC Using Reference V oltage

设计了一种770MHz、70mW的8位子范围ADC，采用参考电压预充电架构。

770 MS/s, 70 mW, 8-bit

JSSC 2009第11期Other

Digital Object Identiﬁer 101109JSSC20092035681

无摘要信息

JSSC 2009第11期OtherDelta-Sigma ADC

Erratum to A 1-V 140- W 88-dB Audio Sigma-Delta Modulator in 90-nm CMOS Libin Y

论文更正了图21的错误，并提供了正确的测量结果图。

1-V 140-μW 88-dB

JSSC 2009第11期OtherNeural Network Accelerator

High-Efﬁciency Differential-Drive CMOS Rectiﬁer for UHF RFIDs

开发了一种用于UHF RFID的高效CMOS整流器电路，采用差分驱动结构，显著提高了功率转换效率。

67.5% PCE under 953 MHz, -12.5 dBm RF input and 10 KΩ output load

JSSC 2009第11期Other

Introduction to the Special Section on the 2008 Asian Solid-State Circuits Conference (A-SSCC’08)

2008年亚洲固态电路会议（A-SSCC'08）精选论文介绍，聚焦数字融合与半导体技术。

无

JSSC 2009第11期MemorySRAM

Large-Scale SRAM Variability Characterization in 45 nm CMOS Zheng Guo, Student Member , IEEE

45纳米CMOS工艺中大规模SRAM读写稳定性表征方法研究

45 nm CMOS

JSSC 2009第11期Power Management

Low Phase Noise G109-Boosted Differential Gate-to-Source Feedback Colpitts CMOS

提出一种低相位噪声的差分门极-源极反馈Colpitts CMOS振荡器，具有更低的启动电流和更好的相位噪声性能。

1.86 GHz, 105 dBc/Hz @100 kHz, 128 dBc/Hz @1 MHz, 1.8 mA @0.9V

JSSC 2009第11期Data Converters

NOVEMBER 2009 VOLUME 44 NUMBER 11 IJSCBC ISSN 0018-9200 SPECIAL SECTION ON THE 2

该期刊包含多篇关于低功耗、高性能射频和数字电路设计的论文。

2.4 GHz, 770MHz, 4Gb/s, 1.25–5 GHz

JSSC 2009第11期Other

Patents Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Ofﬁce at http:// www.uspto.gov. 7,511,563 Mar. 31, 2009 Ripple Current Reduction Circuit Inventors: Thomas L. Botker (Andover, MA) and Benjamin A. Douts (Tewksbury, MA) Assignee: Analog Devices, Inc. (Norwood, MA)

一种减少纹波电流的电路设计，通过电流镜技术有效抑制电荷泵产生的纹波。

未明确提及（需参考专利全文）

JSSC 2009第11期RF & WirelessVCO

RF Oscillator Based on a Passive RC

提出一种基于无源RC带通滤波器的2.5 GHz压控振荡器，改善了抖动性能。

2.5 GHz, -95.4 dBc/Hz @1MHz, 2.86 mW @1.3V

JSSC 2009第11期Other

ROM-Based Logic RBL Design A Low-Power 16

提出一种基于ROM的低功耗16位乘法器设计，相比传统阵列乘法器功耗降低40%。

0.18μm CMOS工艺，功耗降低40%，延迟减少44%

JSSC 2009第12期Other

2009 Index IEEE Journal of Solid-State Circuits V ol 44 This index covers all te

2009年IEEE固态电路期刊索引，涵盖作者和主题索引。

无

JSSC 2009第12期Wireline I/OEqualizer

A 10-Gb/s Compact Low-Power Serial I/O With DFE-IIR Equalization in 65-nm CMOS Byungsub Kim, Student Member , IEEE, Y

一种65nm CMOS工艺下10Gbps低功耗串行IO，采用DFE-IIR均衡技术。

10 Gb/s, 1.9 mW/Gb/s

JSSC 2009第12期RF & Wireless

A 10-Gb/s Receiver With Track-and-Hold-Type Linear Phase Detector and Charge-Redistribution First-Order /1/6Modulator in 90-nm CMOS

一款采用跟踪保持型线性相位检测器和电荷再分配调制器的10Gb/s接收器

20MHz CDR跟踪带宽，0.42 UIpp高频抖动容限，LPD功耗2.6mW，整体接收器功耗65mW

JSSC 2009第12期Data ConvertersDelta-Sigma ADCProcessor/CPU

A 1.05 V 1.6 mW, 0.45 C3 /27Resolution /6/1 Based Temperature Sensor With Parasitic Resistance Compensation in 32 nm Digital CMOS Process

本文介绍了一种用于微处理器核心的32nm CMOS温度传感器，具有高精度和低功耗。

32nm CMOS, 105V, 16mW, 0.45°C分辨率, 10-110°C工作范围

JSSC 2009第12期RF & Wireless

A 10.8 mW Body Channel Communication/MICS Dual-Band Transceiver for a Uniﬁed

一种高效能双频段体域网收发器，支持30-70MHz体信道通信和402-405MHz医疗植入通信。

0.18μm CMOS, RX模式10.8mW, TX模式4.9mW, 邻道抑制-30dB

JSSC 2009第12期Data ConvertersDAC

A 12 bit 29 GSs DAC With IM3 60 60 dBc Beyond 1 GHz in 65 nm CMOS Chi-Hung Lin F

65nm CMOS工艺下实现的12位2.9GS/s电流导向DAC，高频性能优异。

12bit 2.9GS/s, IM3<-60dBc@>1GHz, 188mW功耗

JSSC 2009第12期Data ConvertersPipeline ADCOp-Amp

A 12b 50 MSs Fully Differential Zero-Crossing Based Pipelined ADC

一种基于零交叉技术的12位50MS/s全差分流水线ADC，具有高能效和鲁棒性。

90nm CMOS, 4.5mW, 88fJ/step

JSSC 2009第12期Data ConvertersPipeline ADCDAC

A 130 mW 100 MS/s Pipelined ADC With 69 dB SNDR Enabled by Digital Harmonic

提出一种采用数字谐波失真校正技术的130mW 100MS/s流水线ADC，实现69dB SNDR。

90nm CMOS, 1.2V/1.0V, 100MS/s, 70dB SNR, 85dB SFDR

JSSC 2009第12期Other

A 150 GHz Ampliﬁer With 8 dB Gain and /436 dBm /80/115/97/116in Digital 65 nm CMOS Using Dummy-Preﬁlled

65nm CMOS工艺下实现的150 GHz放大器，增益8.2 dB，带宽27 GHz。

150 GHz, 8.2 dB增益, 27 GHz带宽, 25.5 mW功耗, 1.1V供电

JSSC 2009第12期Data ConvertersPipeline ADCNeural Network Accelerator

A 16-bit 125 MSs 385 mW 787 dB SNR CMOS Pipeline ADC Siddharth Devarajan Larry S

一款16位125MS/s低功耗流水线ADC，采用0.18μm CMOS工艺，具有数字校准和抖动功能。

16-bit, 125MS/s, 385mW, 78.7dB SNR, 1.8V

JSSC 2009第12期Data Converters

A 18 V 10 GSs 10b Self-Calibrating Uniﬁed-Folding-Interpolating ADC With 91 ENOB

提出一种新型统一折叠插值ADC架构，通过递归使用前一折叠级作为后续级的粗通道，简化高分辨率扩展。

10-bit, 1.8V, 1 GS/s, 9.1 ENOB at Nyquist

JSSC 2009第12期OtherDACPLL

A 1 MHz Bandwidth 6 GHz 018 22m CMOS Type-I 16Fractional-N Synthesizer for WiMAX

一款6 GHz Type-I分数分频PLL，采用噪声消除DAC和离散时间采样保持环路滤波器，带宽1 MHz。

6 GHz, 1 MHz带宽, 0.01 ppm精度, 60 MHz频率步进, 11 μs锁定时间, 102 dBc/Hz@300 kHz, 130 dBc/Hz@3 MHz

JSSC 2009第12期RF & Wireless

A 2-mm/500.1–5 GHz Software-Deﬁned Radio Receiver in 45-nm Digital CMOS

本文展示了一种45nm CMOS工艺下的2mm²/50核心面积的0.1-5GHz软件定义无线电接收机。

45nm CMOS, 1.1V, 59-115mW, 2.3-6.5dB NF, 3-10dBm OOB IIP3

JSSC 2009第12期Clocking & PLLsCDR

A 20-Gb/s Full-Rate Linear Clock and Data Recovery Circuit With Automatic

20Gb/s全速率时钟数据恢复电路，采用混频型线性相位检测器和自动频率锁定技术。

480 fs rms抖动, 4.22 ps峰峰值抖动, 154 mW功耗, 1.5V电源

JSSC 2009第12期Clocking & PLLs

A 20 Gbs Clock-Embedded Interface for Full-HD 10-Bit 120 Hz LCD Drivers With 15-

开发了一种2.0 Gb/s时钟嵌入式接口Advanced-PPmL™，用于LCD驱动器的高速数据传输和传输介质面积减小。

3.0 V电源下CDR功耗93 mW，恢复时钟的rms抖动为11 ps（PRBS7模式）

JSSC 2009第12期Other

A 20 W/Channel Class-D Ampliﬁer With Near-Zero Common-Mode

一种新型D类放大器，采用BD调制技术实现无滤波器操作并降低辐射。

THD+N 0.19% @1kHz, 90%效率 @10W, 12V供电, 8Ω负载

JSSC 2009第12期RF & WirelessEqualizer

A 4-Channel 1.25–10.3 Gb/s Backplane Transceiver Macro With 35 dB Equalizer and Sign-Based Zero-Forcing

一款4通道1.25-10.3 Gb/s背板收发器宏，采用自适应线性均衡器和1-tap DFE接收器。

90nm CMOS, 1.2V, 260mW@10.3Gb/s/通道

JSSC 2009第12期RF & Wireless

A 40 Gb/s Multi-Data-Rate CMOS Transmitter and Receiver Chipset With SFI-5 Interface for Optical

采用65nm CMOS工艺实现的40 Gb/s全集成收发芯片组，具有低功耗和优异抖动性能。

65nm CMOS, 570-900fs RMS抖动（发射端）, 359-450fs RMS抖动（接收端）

JSSC 2009第12期Clocking & PLLsVCOTransceiver

A 4.75-GHz Fractional Frequency Divider-by-1.25 With TDC-Based All-Digital Spur Calibration in 45-nm CMOS

一种基于TDC的全数字校准475GHz分数分频器，抑制输出杂散。

45nm CMOS LP, 1.1V, 17mA, 59dBc杂散抑制

JSSC 2009第12期Clocking & PLLs

A 65 nm CMOS Inductorless Triple Band Group WiMedia UWB PHY

65nm CMOS工艺的无电感三频段WiMedia UWB物理层芯片，支持全TFC码和DAA功能。

65nm CMOS, 1.2V, 480Mbps时EVM<-24dB, 53Mbps时灵敏度<-81dBm, IIP3>-4dBm

JSSC 2009第12期Data Converters

A 78 dB SNDR 87 mW 20 MHz Bandwidth Continuous-Time /1/6ADC With VCO-Based Integrator and Quantizer Implemented in 0.13 /22m CMOS Matthew Park and Michael H. Perrott , Senior Member , IEEE

探索在连续时间ADC中使用VCO积分器和量化器，实现高SNR/SNDR性能

78 dB SNDR, 87 mW, 20 MHz带宽

JSSC 2009第12期RF & Wireless

A 90 nm CMOS Low-Power 60 GHz Transceiver With Integrated Baseband Circuitry Cristian Marcu, Student Member , IEEE , Debopriyo Chowdhury , Student Member , IEEE , Chintan Thakkar, Student Member , IEEE , Jung-Dong Park , Student Member , IEEE , Ling-Kai Kong, Student Member , IEEE, Maryam Tabesh , Student Member , IEEE, Y

本文介绍了一种低功耗60 GHz收发器，集成RF、LO、PLL和基带信号路径，采用90 nm CMOS工艺。

90 nm CMOS, 1.2V, 170 mW (发射), 138 mW (接收), 5 Gb/s (I/Q通道), 4 Gb/s (1m无线链路)

JSSC 2009第12期Image SensorsCMOS Image Sensor

A Charge-Multiplication CMOS Image Sensor Suitable for Low-Light-Level Imaging R

一种适用于低光成像的电荷倍增CMOS图像传感器，实现了高效信号倍增和低噪声。

10微米像素间距，CIF图像格式，0.4 lx低光成像

JSSC 2009第12期OtherNeural Network Accelerator

A Chopper Current-Feedback Instrumentation Ampliﬁer With a 1 mHz /49/61/102Noise Corner and an AC-Coupled Ripple

提出一种斩波电流反馈仪表放大器，用于高精度热敏电阻桥接口，具有极低噪声和高共模抑制比。

15nV/√Hz输入参考噪声, 120dB CMRR, 5μV最大输入偏移, 230μA@5V

JSSC 2009第12期OtherPower Amplifier

A Fully Integrated Dual-Mode Highly Linear 24 GHz CMOS Power Ampliﬁer for 4G WiM

一款用于4G WiMAX的全集成双模高线性24 GHz CMOS功率放大器

90 nm CMOS, 2.4 GHz, 30.1 dBm饱和输出功率, 33% PAE, 28 dB小信号增益

JSSC 2009第12期RF & Wireless

A Low-Power, Low-EVM, SAW-Less WCDMA Transmitter Using Direct Quadrature V oltage Modulation Xin He and Jan

本文介绍了一种低功耗、低EVM的无SAW滤波器WCDMA发射机，采用直接正交电压调制技术。

45nm CMOS, 4dBm输出功率, 26mW功耗, 1.36%EVM, 48dBc ACLR@5MHz, 71dBc ACLR@10MHz

JSSC 2009第12期Clocking & PLLsPLLVCO

A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise is Not Multiplied by /78/50 Xiang Gao, Student Member , IEEE , Eric A. M. Klumperink , Senior Member , IEEE

一种低噪声子采样PLL，消除分频器噪声并降低PDCP噪声

0.18μm CMOS, 1.8V, 4.2mA, 2.2GHz, 0.15ps rms jitter

JSSC 2009第12期Data ConvertersDAC

A Piecewise Linear 10 Bit DAC Architecture With Drain Current Modulation for Compact LCD Driver ICs Y ong-Joon Jeon, Student Member , IEEE, Hyung-Min Lee, Sung-Woo Lee

提出一种用于LCD数据驱动的分段线性10位DAC，采用漏极电流调制插值法，提升非线性液晶特性下的有效分辨率。

DNL 0.37 LSB，最大输出电压偏差均值6.35 mV，标准差0.54 mV，芯片面积缩减8.2%

JSSC 2009第12期Wireline I/O

A Single-40 Gb/s Dual-20 Gb/s Serializer IC With SFI-5.2 Interface in 65 nm CMOS

65nm CMOS工艺下实现支持40Gbs和双20Gbs输出的串行器芯片。

65nm CMOS, 1.2V/3.3V, 40Gbs(1.8W), 20Gbs(1.6W)

JSSC 2009第12期RF & Wireless

A Single-Chip Dual-Band 22–29-GHz/77–81-GHz BiCMOS Transceiver for Automotive Radars Vipul Jain, Student Member , IEEE, Fred Tzeng , Student Member , IEEE, Lei Zhou , Student Member , IEEE

首款双频毫米波收发器芯片，用于汽车雷达，支持22-29GHz和77-81GHz频段。

0.18μm SiGe BiCMOS, 35/31-dB接收增益, 4.5/8-dB噪声系数, 114/100.4-dBc/Hz相位噪声

JSSC 2009第12期RF & WirelessDRAM

A Wireless IC for Time-Share Chemical and Electrical

一款用于无线分时监测大脑化学和电神经活动的低功耗4通道集成电路。

1.1-mW, 4-channel, 56.7 pA/√Hz (dc-5 kHz), 3.5 μV/√Hz (1.1-5 kHz), 16.7 nM LOD

JSSC 2009第12期RF & Wireless

A Wireless and Batteryless 10-Bit Implantable Blood Pressure Sensing Microsystem With Adaptive RF Powering for Real-Time Laboratory

一种无线无电池的10位植入式血压监测微系统，用于实验室小鼠的实时血压监测。

1.5μm CMOS, 300μW, 75aF分辨率, 1mmHg压力分辨率, 60dB动态范围

JSSC 2009第12期Other

An Embedded 65 nm CMOS Baseband IQ 48 MHz–1 GHz Dual Tuner for DOCSIS 3.0 Francesco Gatta, Ray Gomez, Young J. Shin, Takayuki Hayashi, Hanli Zou, James Y . C. Chang, Leonard Dauphinee, Jianhong Xiao , Student Member , IEEE, Dave S.-H. Chang, Tai-Hong Chih, Massimo Brandolini

65nm CMOS嵌入式双调谐器，支持DOCSIS 3.0，无需外部组件或SAW滤波器。

65nm CMOS, 48-1004MHz带宽, 320Mb/s(Annex B), 400Mb/s(Annex A)

JSSC 2009第12期RF & Wireless

An Octave-Range, Watt-Level, Fully-Integrated CMOS Switching Power Mixer Array for Linearization and Back-Off-Efﬁciency Improvement

提出一种新型功率混频器阵列，用于非恒定包络信号的高效功率生成。

1.2-2.4GHz, 42% PAE, 0.4dB增益压缩@1.8GHz, 4.6% EVM(16QAM)

JSSC 2009第12期Other

DECEMBER 2009 VOLUME 44 NUMBER 12 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 200

2009年IEEE JSSC特刊聚焦固态电路会议，涵盖放大器、合成器、PLL、DAC等高性能电路设计。

1 MHz bandwidth, 6 GHz, 0.18μm CMOS, 12 bit 2.9 GS/s DAC

JSSC 2009第12期Other

Digital Object Identiﬁer 101109JSSC20092038545

无摘要提供，无法生成概要

无

JSSC 2009第12期RF & Wireless

Digitally Enhanced Software-Deﬁned Radio Receiver Robust to Out-of-Band Interference

提出一种抗带外干扰的软件定义无线电接收器，采用数字增强技术提高鲁棒性。

34 dB增益，4 dB噪声系数，带外IIP3达54dBm，工作频率达6 GHz

JSSC 2009第12期Other

Introduction to the Special Issue on the 2009 IEEE International Solid-State

2009年IEEE国际固态电路会议精选论文特刊，涵盖模拟、数据转换器、RF等多个领域的高质量研究。

输入参考偏移低于5μV，CMRR>120dB，1/f角频率低于1mHz，供电电流仅230μA

JSSC 2009第12期Other

Low-Power High-Efﬁciency Class D Audio Power Ampliﬁers

介绍两种低功耗高效率的D类音频功率放大器设计。

0.5μm CMOS, 2.7V, 250mW, 89/90%效率, 0.02/0.03% THD+N

JSSC 2009第12期Other

Pseudo-Continuous-Time Readout Circuit for a 300 /s Capacitive 2-Axis Micro-Gyroscope Lasse Aaltonen, Student Member , IEEE, and Kari A. I. Halonen , Member , IEEE

采用伪连续时间读出技术的2轴微陀螺接口电路，减小芯片面积并降低噪声。

0.35μm HVCMOS, 2.5mm², 1.8mA@2.5-3.6V, 噪声0.015°/s/√Hz(x轴)/0.041°/s/√Hz(y轴)

JSSC 2009第12期mm-Wave

W-Band CMOS Ampliﬁers Achieving /4310 dBm Saturated Output Power and 7.5 dB NF Dan Sandström, Mikko V aronen, Mikko Kärkkäinen, and Kari A. I. Halonen , Member , IEEE

本文介绍了两种W波段CMOS放大器，分别采用传统共面波导和慢波屏蔽波导，展示了慢波屏蔽在高频高性能中的优势。

65nm CMOS, 1.2V, 100GHz, 4310 dBm输出功率, 7.5 dB噪声系数, 13 dB增益