JSSC 年份

2006

340 篇期刊论文

JSSC 2006第1期Other
3 Gbs AC Coupled Chip-to-Chip Communication Using a
介绍了一种用于AC耦合互连的低摆幅脉冲接收器，实现了3 Gb/s的芯片间通信。
120-mV/112/112/100低摆幅, 3 Gb/s, 15-mW每I/O, 误码率小于10^-12
JSSC 2006第1期Other
A 110 GOPSW 16-bit Multiplier and Reconfigurable PLA Loop in 90-nm CMOS
90nm CMOS工艺下16位单周期乘法器与可重构PLA控制模块，实现110 GOPSW性能。
90nm CMOS, 1.3V, 1GHz, 9mW
JSSC 2006第1期MemoryFlash Memory
A 146-mm/508-Gb Multi-Level NAND Flash Memory With 70-nm CMOS Technology Takahiko Hara, Koichi Fukuda, Kazuhisa Kanazawa, Noboru Shibata, Koji Hosono, Hiroshi Maejima, Michio Nakagawa, Takumi Abe, Masatsugu Kojima, Masaki Fujiu, Yoshiaki Takeuchi, Kazumi Amemiya, Midori Morooka, Teruhiko Kamei, Hiroaki Nasu, Chi-Ming Wang, Kiyofumi Sakurai, Naoya Tokiwa, Hiroko Waki, Tohru Maruyama, Susumu Yoshikawa, Masaaki Higashitani, Tuan D. Pham
采用70nm CMOS技术开发的多级NAND闪存，芯片面积减小4.9%，编程吞吐量达6MB/s。
146mm²芯片面积，6MB/s编程吞吐量，60MB/s读取吞吐量
JSSC 2006第1期RF & Wireless
A 195-Gb/s 1.2-W Inductive Inter-Chip Wireless Superconnect With Transmit Power Control Scheme for 3-D-Stacked System in a Package
通过电感耦合实现195 Gb/s的无线接口，功耗1.2W，用于4层堆叠芯片通信。
195 Gb/s, 1.2 W, 1 Gb/s/channel, 15-43 μm通信距离
JSSC 2006第1期RF & WirelessPLLDRAM
A 20-Gb/s 256-Mb DRAM With an Inductorless Quadrature PLL and a Cascaded Pre-emphasis Transmitter Kyu-hyoun Kim, Young-Soo Sohn, Chan-Kyoung Kim, Moonsook Park, Dong-Jin Lee
采用80nm CMOS工艺设计并制造了20Gb/s 256Mb DRAM，包含无电感四相PLL和级联预加重发射器。
20Gb/s, 256Mb, 10Gb/s/pin
JSSC 2006第1期MemorySRAM
A 3-GHz 70-Mb SRAM in 65-nm CMOS Technology With Integrated Column-Based Dynamic
65纳米CMOS工艺下集成动态电源的3GHz 70Mb SRAM设计
3GHz, 1.1V, 70Mb
JSSC 2006第1期RF & Wireless
A 3-Gb/s/ch Transceiver for 10-mm Uninterrupted RC-Limited Global On-Chip Interconnects
该论文提出了一种用于10毫米不间断RC限制全局片上互连的3 Gb/s收发器，通过布局、终端和均衡技术显著提高数据传输速率。
3 Gb/s/ch, 2 pJ/bit
JSSC 2006第1期RF & WirelessLNA
A 60-GHz CMOS Receiver Front-End
一款采用0.13微米CMOS技术的60GHz接收前端，具有28dB增益和12.5dB噪声系数。
28 dB增益，12.5 dB噪声系数，9 mW功耗，1.2V供电
JSSC 2006第1期Clocking & PLLsProcessor/CPU
A 90-nm Variable Frequency Clock System for a Power-Managed Itanium
90nm工艺的Itanium处理器采用动态变频时钟系统以实现功率管理。
90-nm CMOS, 1.7B transistors
JSSC 2006第1期Other
A 950-MHz Rectifier Circuit for Sensor Network Tags With 10-m Distance
提出一种用于传感器网络标签的950MHz整流电路，实现10米距离无线充电
14dBm输入RF功率，1.2%转换效率，1.2V二次电池充电
JSSC 2006第1期MemorySRAM
A Read-Static-Noise-Margin-Free SRAM Cell for Low-VDD and High-Speed Applications
提出一种无读静态噪声容限的七晶体管SRAM单元，实现低电压高速操作。
440mV最低工作电压，0.5V供电下20ns访问时间
JSSC 2006第1期MemoryDRAMProcessor/CPU
A Reprogrammable EDGE Baseband and Multimedia Handset SoC With 6-Mbit Embedded D
一款可重编程EDGE基带与多媒体手机SoC，集成6Mbit嵌入式DRAM指令存储器。
130nm CMOS, 690μA待机电流, 500小时GSM/EDGE终端续航
JSSC 2006第1期MemorySRAM
A Sub-05-V Operating Embedded SRAM Featuring a Multi-Bit-Error-Immune Hidden-ECC
提出一种低电压操作嵌入式SRAM，采用隐藏式ECC和多列ECC字分配技术，提升抗多比特错误能力。
130nm CMOS, 32-Kbit SRAM, 0.3V@6.8MHz, 0.4V@30MHz, 1.5V@960MHz
JSSC 2006第1期Other
A Sub-10-ps Multiphase
本文展示了一种多通道多相采样系统，采用700MHz频率实现7GSample/s的基采样率，并通过冗余技术减小采样误差。
700MHz, 7GSample/s, 10ps采样相位间距
JSSC 2006第1期Other
A VLSI Analog ComputerDigital
0.25微米CMOS工艺的VLSI模拟计算机，加速ODE求解速度超10倍。
1cm²/50mm², 300mW, 10³加速比
JSSC 2006第1期Other
An SoC With 1.3 Gtexels/s 3-D Graphics Full Pipeline for
一款面向消费类应用的高性能3D图形SoC，集成166MHz 3D图形全流水线引擎和333MHz ARM11处理器。
166MHz 3D图形引擎, 33Mvertices/s, 1.3Gtexels/s, 333MHz ARM11
JSSC 2006第1期Clocking & PLLsDLL
Chip-Package Hybrid Clock Distribution Network and DLL for Low Jitter Clock Delivery Daehyun Chung, Chunghyun Ryu, Hyungsoo Kim, Choonheung Lee, Jinhan Kim, Kicheol Bae
提出一种芯片-封装混合时钟分配网络和DLL，实现极低抖动时钟传输。
500MHz下78ps峰峰值抖动（传统方案172ps），300mV电压降下80ps长期抖动（传统方案380ps）
JSSC 2006第1期MemoryDRAM
Concordant Memory Design: An Integrated Statistical Design Approach for Multi-Gigabit DRAM
提出了一种考虑器件参数波动的DRAM一致性内存设计方法，确保100nm 1Gb DRAM在1.4V下稳定工作。
1.4V array operation, 100nm 1Gb DRAM
JSSC 2006第1期MemoryDRAM
Design of a 128-Mb SOI DRAM Using the Floating Body Cell FBC
设计采用浮体单元（FBC）的128Mb SOI DRAM，通过优化感测放大器和参考电流生成技术提高数据稳定性和能效。
128Mb容量，SOI工艺
JSSC 2006第1期Other
Digital Object Identifier 101109JSSC2005863317
无摘要提供，无法生成概要
无
JSSC 2006第1期Other
Digital Object Identifier 101109JSSC2005863318
无摘要提供，无法生成概要
无
JSSC 2006第1期Memory
Enhanced Write Performance of a 64-Mb Phase-Change Random Access Memory Hyung-rok Oh, Beak-hyung Cho, Woo Yeong Cho, Sangbeom Kang, Byung-gil Choi, Hye-jin Kim, Ki-sung Kim
通过电流调节器和多步降压脉冲发生器提升64Mb相变存储器的写入性能
读访问时间68ns，SET写入时间180ns
JSSC 2006第1期Digital CircuitsProcessor/CPU
Implementation of a Fourth-Generation 1.8-GHz Dual-Core SPARC V9 Microprocessor
第四代18GHz双核SPARC V9微处理器采用90nm双阈值电压双栅氧化技术，优化布局提升制造性和性能。
1.8 GHz, 90 W, 1.1 V
JSSC 2006第1期Other
Introduction to the Special Issue on the 2005 IEEE International Solid-State
2005年IEEE国际固态电路会议精选论文，涵盖技术方向、信号处理、存储器和数字电路等领域的前沿研究。
插入损耗3dB，带外抑制优于50dB
JSSC 2006第1期Other
JANUARY 2006 VOLUME 41 NUMBER 1 IJSCBC ISSN 0018-9200 EDITORIAL Introduction to
IEEE JSSC 2006年1月刊介绍了几项集成电路设计的前沿技术，包括无线通信、信号处理和传感器网络等领域的创新研究。
195-Gb/s, 1.2-W, 60-GHz, 950-MHz
JSSC 2006第1期RF & WirelessNeural Network Accelerator
Monolithic Above-IC Resonator Technology for Integrated Architectures in Mobile and Wireless Communication Marc-Alexandre Dubois, Jean-François Carpentier, Pierre Vincent, Christophe Billard, Guy Parat, Claude Muller
本文展示了在0.25μm BiCMOS晶圆上集成双晶格体声波滤波器的可行性。
插入损耗3dB，带外抑制50dB
JSSC 2006第1期Data ConvertersDAC
Overview of the Architecture, Circuit Design, and Physical Implementation of a First-Generation Cell Processor Dac C. Pham, Tony Aipperspach, David Boerstler, Mark Bolliger, Rajat Chaudhry
本文探讨了当前和未来处理器面临的设计挑战，并提出了一种多核SoC架构解决方案。
高频时钟速率，多操作系统支持
JSSC 2006第1期MemorySRAM
PVT-Aware Leakage Reduction for On-Die Caches
提出一种自适应电路技术，显著减少SRAM泄漏，提升读取稳定性。
0.18-μm 1.8-V 16-kbyte SRAM testchip, 94.2% leakage reduction, <2% performance penalty, 25% improved static noise margin
JSSC 2006第1期OtherProcessor/CPU
Power and Temperature Control on a 90-nm Itanium
90纳米Itanium处理器通过嵌入式反馈控制系统优化性能与功耗温度平衡
90nm CMOS, 31%功耗降低, 10%频率下降
JSSC 2006第1期Other
The Implementation of a 2-Core Multi-Threaded Itanium
Montecito处理器通过双核设计和功耗优化实现高效能服务器计算
90nm工艺, 双核设计, 26.5MB缓存
JSSC 2006第1期Digital Circuits
The Microarchitecture of the Synergistic Processor for a
IBM 90纳米SOI-low-k工艺下的11 FO4流数据处理器，注重性能与功耗优化。
11 FO4, 90nm SOI-low-k
JSSC 2006第1期OtherProcessor/CPU
The Parity Protected Multithreaded Register Files on the 90-nm
90nm Itanium微处理器采用脉冲共享字线技术和寄存器内波纹奇偶校验系统，实现高效多线程寄存器文件。
7-layer 90-nm process, 2.0 GHz, 400 mW per register array
JSSC 2006第1期Other
Ultra-Dynamic V oltage Scaling (UDVS) Using Sub-Threshold Operation and Local V oltage Dithering
通过局部电压抖动和亚阈值操作实现超动态电压缩放，最低至300mV以下，显著降低能耗。
90nm工艺，最低工作电压300mV，能耗降低9倍
JSSC 2006第1期Other
XiSystem: A XiRisc-Based SoC With Reconfigurable IO Module Andrea Lodi, Andrea Cappelli, Massimo Bocchi, Claudio Mucci, Massimilano Innocenti, Claudia De Bartolomeis, Luca Ciccarelli, Roberto Giansante, Antonio Deledda, Fabio Campi
XiSystem SoC集成可重构处理器和eFPGA，提升性能并降低能耗。
无
JSSC 2006第2期Data ConvertersDAC
A 10-bit 250-MSs Binary-Weighted Current-Steering DAC
研究分段对电流导向DAC动态性能的影响，提出降低分段程度的方法，实现10位250MS/s DAC。
10-bit, 250 MS/s, 60 dB SFDR, 4 mW, 0.35 mm²
JSSC 2006第2期RF & WirelessVCOTransceiver
A 1.2-V RF Front-End With On-Chip VCO for PCS 1900 Direct Conversion Receiver in 0.13-/22m CMOS
本文介绍了一种用于PCS 1900直接转换接收器的1.2V RF前端设计，包含LNA、正交混频器和带增益控制的RC低通滤波器。
电压增益50 dB, 噪声系数3.9 dB, IIP3 9 dBm, IIP2 4330 dBm
JSSC 2006第2期Wireline I/O
A 16 Gb/s Adaptive Bandwidth On-Chip Bus Based on Hybrid Current/V oltage
一种基于混合电流/电压模式的中继器的自适应带宽总线架构，实现16 Gb/s的高数据率并降低静态功耗。
16 Gb/s, 93 mW, 2.5 V, 5.71 pJ/bit
JSSC 2006第2期Wireline I/O
A 3.125 Gb/s Limit Amplifier in CMOS With 42 dB Gain and 1 /22s
提出了一种快速偏移补偿方法，通过峰值检测器和动态多抽头反馈系统，显著提高了高增益放大器的稳定时间。
3.125 Gb/s, 42 dB增益, 1.22s偏移补偿, 4 ps rms输出抖动
JSSC 2006第2期RF & WirelessDelta-Sigma ADC
A 32-mW 320-MHz Continuous-Time Complex Delta-Sigma ADC for Multi-Mode Wireless-
一款用于多模式无线接收的32mW 320MHz连续时间复数ΔΣ ADC。
0.25μm CMOS, 2.5V, 320MHz, 32mW, 55dB SNR
JSSC 2006第2期Power ManagementNeural Network Accelerator
A 600-MSs 5-Bit Pipeline AD Converter
研究了一种用于串行链路接收器的600-MS/s 5位模数转换器，采用闭环流水线架构和数字参考校准技术。
600 MS/s, 5-bit, 70 mW, 0.18-μm CMOS
JSSC 2006第2期Data Converters
A DLL-Biased, 14-Bit DS Analog-to-Digital Converter for GSM/GPRS/EDGE Handsets
一款用于GSM/GPRS/EDGE手机的14位ADC，采用DLL偏置方案，优化了放大器性能。
0.25μm CMOS, 2.7V, 1.05mA
JSSC 2006第2期Other
A Full Code-Patterns Coverage High-Speed Embedded ROM Using
提出动态虚拟保护技术（DVG）解决ROM中位线串扰问题，实现高速、低功耗和全代码模式覆盖。
256 Kb ROM, 0.18μm CMOS, 100%代码模式覆盖
JSSC 2006第2期OtherNeural Network Accelerator
A Monolithic 6 GHz Quadrature Frequency Doubler
提出一种6 GHz正交频率倍增器，具有可调相位偏移功能。
正交相位误差标准差0.4°，幅度平衡标准差0.1 dB，未校准边带抑制48.2 dB，校准后55.8 dB
JSSC 2006第2期Other
A Monolithic CMOS 2368 30 MHz Transformer Based /81-Enhanced Series-C
提出一种基于变压器的CMOS谐振器带通滤波器，具有低插入损耗和平坦通带响应。
2368 MHz中心频率，60 MHz带宽，5.84 mA@1.5V
JSSC 2006第2期Digital Circuits
A Power-Scalable Reconfigurable FFTIFFT IC Based on a Multi-Processor Ring
一款基于多处理器环形架构的可重构FFT/IFFT芯片，支持8点到4096点运算并实现功耗可扩展性。
0.25μm CMOS工艺，支持8-4096点FFT/IFFT运算
JSSC 2006第2期Other
A Quadrature Charge-Domain Sampler With Embedded FIR and IIR
提出一种在电荷域采样器中集成FIR和IIR滤波功能的技术，用于抗混叠和信道选择。
50-MHz IF-sampler
JSSC 2006第2期Power ManagementCharge Pump
A Regulated Charge Pump With Small Ripple V oltage and Fast Start-Up
一种采用自动泵浦控制方案的小纹波快速启动电荷泵电路。
3.3V输入,4.5V输出,30mA负载电流,<33.8mV纹波,>70%效率
JSSC 2006第2期Other
Digital Object Identifier 101109JSSC2006870403
无摘要提供，无法生成概要。
无
JSSC 2006第2期Other
Digital Object Identifier 101109JSSC2006870404
无摘要
JSSC 2006第2期Data ConvertersDelta-Sigma ADCDAC
FEBRUARY 2006 VOLUME 41 NUMBER 2 IJSCBC ISSN 0018-9200 A 600-MSs 5-Bit Pipeline
该期刊包含多篇关于高性能模拟与数字电路设计的论文，涵盖DAC、ADC、无线通信等领域。
600-MS/s, 14-Bit, 32-mW, 320-MHz
JSSC 2006第2期RF & Wireless
I/Q Mismatch Compensation Using Adaptive Decorrelation in a Low-IF Receiver in 90-nm CMOS Process
提出基于自适应去相关的单乘法器I/Q失配补偿电路，用于窄带正交接收机。
图像抑制比超过50 dB
JSSC 2006第2期RF & Wireless
Low-Power-Consumption Direct-Conversion CMOS Transceiver for Multi-Standard 5-GH
一款低功耗直接转换CMOS收发器，适用于5GHz多标准WLAN系统。
噪声系数4.4dB，最大增益74dB，IIP3 -4.35dBm至21dBm，EVM 2.6%
JSSC 2006第2期Other
Low-Power InP-HEMT Switch ICs Integrating Miniaturized 2 2 Switches for 10-Gbs S
本文提出了一种零功耗的宽频冷FET开关，采用InP HEMT技术实现DC至10GHz以上的SPDT开关。
插入损耗小于1.16 dB，隔离度大于21.2 dB（低于10 GHz）
JSSC 2006第2期OtherDelta-Sigma ADC
Noise Analysis and Characterization of a Sigma-Delta
本文报道了一种高灵敏度低噪声电容式加速度计系统，具有微g/√Hz分辨率。
5-V供电，960 mV/g灵敏度，1.08 µg/√Hz噪声底
JSSC 2006第2期Other
On-Chip Test Circuit for Measuring Substrate and Line-to-Line
开发了一种用于直接测量衬底和线间耦合噪声的片上测试电路。
0.35μm CMOS, 噪声幅度0.73-3.14 mV/√m, 频率限制50 MHz
JSSC 2006第2期Other
Patent Abstracts
数字可编程延迟方案，带自动校准功能，替代PLL和DLL。
无
JSSC 2006第2期Other
Process and Temperature Compensation in a 7-MHz CMOS
一种在0.25微米CMOS工艺中实现工艺、温度和电源补偿的7MHz时钟振荡器设计
7MHz, 0.25μm CMOS, 2.4-2.75V, ±2.6%频率偏差
JSSC 2006第2期Power ManagementPLL
Replica Compensated Linear Regulators for Supply-Regulated Phase-Locked Loops
提出一种用于电源调节锁相环的复制补偿线性稳压器，提高电源噪声抑制能力。
4 dB以上电源抑制比提升（相同功耗下）
JSSC 2006第3期MemorySRAM
90-nm Process-Variation Adaptive Embedded SRAM Modules With Power-Line-Floating
90纳米工艺自适应嵌入式SRAM模块采用电源线浮动技术降低功耗
0.8V操作电压，512kb SRAM模块48.4μA动态泄漏电流，7.8μA待机泄漏电流
JSSC 2006第3期Other
A 018-22m CMOS Bioluminescence Detection Lab-on-Chip
描述了一种用于生物发光检测的CMOS芯片，集成光学检测与处理系统。
0.18μm CMOS, 检测速率低于49/48/54lux（30秒积分时间）
JSSC 2006第3期MemorySRAM
A 0.5-V 25-MHz 1-mW 256-Kb MTCMOS/SOI SRAM for Solar-Power-Operated Portable Personal Digital Equipment—Sure Write Operation by Using Step-Down Negatively Overdriven Bitline Scheme Nobutaro Shibata, Hiroshi Kiya, Shigehiro Kurita, Hidetaka Okamoto, Masa’aki Tan’no
采用MTCMOS技术和SOI器件的256Kb SRAM，适用于太阳能供电便携设备，具有低功耗和高速度特性。
0.5V (SRAM核心), 1V (I/O缓冲器), 25MHz, 1mW
JSSC 2006第3期RF & WirelessPipeline ADC
A 10-bit 44-MS/s 20-mW Configurable Time-Interleaved Pipeline ADC for a Dual-Mode 802.11b/Bluetooth Receiver
一种可配置时间交错流水线ADC，适用于双模无线接收机，支持802.11b/蓝牙标准。
10-bit分辨率, 44MS/s采样率, 20mW功耗
JSSC 2006第3期RF & WirelessNeural Network Accelerator
A 28-GHz SiGe Up-Conversion Mixer Using a Series-Connected Triplet for Higher Dynamic Range and Improved IF Port
一种采用串联三重态拓扑的28 GHz SiGe上变频混频器，显著提升动态范围
IF信号1.25 GHz，输入1-dB压缩点6.8 dBm，RF输出28 GHz，转换增益1 dB
JSSC 2006第3期Clocking & PLLsClock Generation
A 3-to-8-GHz Fast-Hopping Frequency Synthesizer in 018-22m CMOS Technology
一款采用0.18-μm CMOS技术的3至8 GHz快速跳频合成器，具有1纳秒切换时间和37 dB边带抑制。
0.18-μm CMOS, 2.2-V, 48 mW, 1-ns switching time, 37 dB sideband rejection
JSSC 2006第3期RF & Wireless
A /4378 dBm IIP2 CMOS Direct Downconversion Mixer for Fully Integrated UMTS Receivers
设计了一种用于UMTS接收器的低功耗高线性度CMOS下变频混频器
4378 dBm IIP2, 16-dB增益, 4.5-MHz输出带宽, -310-dBm带外IIP3, 4-nV/√Hz输入噪声密度, 4 mA@1.8V
JSSC 2006第3期RF & Wireless
A 56-mW 23-mm/50Single-Chip 180-nm CMOS GPS Receiver With 27.2-mW 4.1-mm/50Radio Giuseppe Gramegna, Philip G. Mattos, Marco Losi, Sabyasachi Das, Massimo Franciotta, Nino G. Bellantone, Michele Vaiana, Valentina Mandará
180nm CMOS工艺的单片GPS接收器，功耗56mW，面积23mm²，无需外部主机。
180nm CMOS, 1.6-1.8V, 17mA, 3m rms精度
JSSC 2006第3期Other
A 640-Mbs 2048-Bit Programmable LDPC
一款支持2048位LDPC码的640Mb/s可编程解码芯片，采用TDMP算法提升吞吐量。
640 Mb/s, 125 MHz, 787 mW
JSSC 2006第3期Clocking & PLLsPLL
A CMOS 1 16 Speed DVD Write Channel IC
一款支持1-16倍速DVD写入的CMOS芯片，采用多相PLL技术实现宽频带低抖动时钟生成。
0.35μm CMOS, 3.3V, 294mW, 26-420MHz频率范围, 120×40ps时间分辨率
JSSC 2006第3期Clocking & PLLsCDR
A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G+
一款用于OIF CEI-6G背板收发器的低功耗CMOS混合信号时钟数据恢复电路
0.13μm CMOS, 1.2V, 6Gb/s, 24mW
JSSC 2006第3期RF & Wireless
A Comparison of Substrate Noise Coupling in Lightly and Heavily Doped CMOS Processes for 2.4-GHz LNAs
比较轻掺杂和重掺杂CMOS工艺中2.4GHz低噪声放大器的衬底噪声耦合特性。
2.4GHz低噪声放大器
JSSC 2006第3期Digital Circuits
A Low-Power Analog Motion Estimation Processor for Digital
提出一种低功耗模拟运动估计处理器，用于数字视频编码。
0.8μm CMOS, 3V, 0.9mW, 1.51nJ/运动向量
JSSC 2006第3期Other
A Three-Data Differential Signaling Over Four Conductors With Pre-Emphasis and E
一种在四导体上实现三数据差分信号传输的技术，结合预加重和均衡器，提升数据传输速率。
0.25-µm CMOS, 4 Gb/s (20 cm), 3.2 Gb/s (60 cm), BER < 1E-12
JSSC 2006第3期OtherDelta-Sigma ADCNeural Network Accelerator
Analysis and Design of High-Performance Asynchronous Sigma-Delta Modulators With a
高性能异步Sigma-Delta调制器的分析与设计，重点研究二进制量化器的实现与性能优化。
0.18μm CMOS, 1.8V, SFDR 75dB (8MHz), 72dB (12MHz), 功耗1.5mW/2.2mW
JSSC 2006第3期Clocking & PLLsCDRDLL
Analysis and Equalization of Data-Dependent Jitter
分析和均衡数据依赖性抖动以提高宽带通信系统的性能
10 Gb/s, 30 to 52 ps
JSSC 2006第3期Clocking & PLLsHigh-Speed LinkEqualizer
Cancellation of Crosstalk-Induced Jitter
提出一种新型抖动均衡电路，有效减少高速串行链路中的串扰诱导抖动。
5–10 Gb/s, 130-nm MOSFETs, 降低抖动从8.7到6.3 ps
JSSC 2006第3期Memory
Content-Addressable Memory (CAM) Circuits and Architectures: A Tutorial and Survey
综述大容量内容可寻址存储器(CAM)的低功耗电路与架构设计技术
无
JSSC 2006第3期Other
Digital Object Identifier 101109JSSC2006871868
无摘要信息，无法提供概要。
无关键性能指标信息。
JSSC 2006第3期Other
Digital Object Identifier 101109JSSC2006871869
无摘要信息
无关键性能指标
JSSC 2006第3期Data Converters
MARCH 2006 VOLUME 41 NUMBER 3 IJSCBC ISSN 0018-9200 A 10-bit 44-MSs 20-mW Configu
2006年3月IEEE JSSC期刊收录多篇关于高性能CMOS电路设计的论文。
10-bit 44-MS/s 20-mW, 56-mW 23-mm², 78 dBm IIP2
JSSC 2006第3期Other
MATIA: A Programmable 80 /22W/frame CMOS Block
介绍了一种可编程CMOS块矩阵变换成像器架构MATIA，支持图像矩阵运算，具有高填充因子和低功耗。
80μW/frame, 46% fill factor
JSSC 2006第3期MemoryEmerging Memory
Noise-Shaping Sense Amplifier for MRAM Cross-Point Arrays
提出一种用于MRAM交叉点阵列的噪声整形读出放大器技术，无需精密元件和校准，降低电源噪声影响。
180nm CMOS, 20μV RMS噪声, 5μs读出时间, 10μA电流@100MHz
JSSC 2006第4期Digital Circuits
AES-Based Security Coprocessor IC in 0.18- /22m CMOS With Resistance to Differential Power Analysis Side-Channel Attacks
该论文提出了一种抗侧信道攻击的AES安全协处理器IC，采用WDDL逻辑和差分布线技术增强安全性。
0.18μm CMOS工艺, 抗差分功耗分析(DPA)攻击
JSSC 2006第4期OtherProcessor/CPU
APRIL 2006 VOLUME 41 NUMBER 4 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2005 SY
该期刊包含多篇关于微处理器电源噪声免疫、浮点运算单元、芯片内通信和安全协处理器等主题的论文。
未明确提及具体性能指标
JSSC 2006第4期Other
A 0.13 /22m CMOS Front-End, for DCS1800/UMTS/ 802.11b-g With Multiband Positive Feedback Low-Noise Amplifier
本文提出了一种用于DCS1800/UMTS/802.11b-g的多频段CMOS前端，采用直接转换和低中频架构。
0.13μm CMOS, 1.2V, 20mA
JSSC 2006第4期Data ConvertersDACClock Generation
A 1-MHZ Bandwidth 3.6-GHz 0.18- /22m CMOS Fractional-N Synthesizer Utilizing a Hybrid PFD/DAC Structure for
提出一种高带宽低相位噪声的频率合成器架构，采用混合PFD/DAC电路实现分数N量化噪声主动消除。
1-MHz闭环带宽, 155 dBc/Hz相位噪声, 3.6-GHz输出
JSSC 2006第4期RF & Wireless
A 13-dB IIP3 Improved Low-Power CMOS RF Programmable Gain Amplifier Using Differential Circuit Transconductance Linearization for Various Terrestrial Mobile D-TV Applications
采用新型差分多栅晶体管技术实现13dB IIP3提升的低功耗CMOS RF可编程增益放大器。
0.18μm CMOS, 50dB增益范围, 0.25dB分辨率, 4.5dB噪声系数, +30dBm IIP3, 16mW功耗
JSSC 2006第4期Data ConvertersPipeline ADC
A 14-bit Digitally Self-Calibrated Pipelined ADC With Adaptive Bias Optimization for Arbitrary Speeds Up to 40 MS/s
一种具有自适应偏置优化的14位数字自校准流水线ADC。
0.18μm CMOS, 2.8V, 10-40MS/s, 72.1dB SNR
JSSC 2006第4期RF & WirelessPLL
A 20-GHz Phase-Locked Loop for 40-Gbs Serializing Transmitter in 013-22m CMOS
一款20GHz锁相环，采用0.13μm CMOS工艺，具有低抖动和低相位噪声特性。
20GHz, 4.9 ps抖动, 113.5 dBc/Hz相位噪声, 480 mW功耗
JSSC 2006第4期RF & WirelessPAM-4
A 22-Gbs PAM-4 Receiver in 90-nm CMOS SOI Technology
90nm CMOS SOI工艺下22Gb/s PAM-4接收器设计
22Gb/s, BER<10^-12, 207mA@1.1V, 0.12mm²
JSSC 2006第4期MemoryDRAMESD
A 512-Mb DDR3 SDRAM Prototype With /67/73/79 Minimization and Self-Calibration Techniques Churoo (Chul-Woo) Park, HoeJu Chung, Yun-Sang Lee, Jaekwan Kim, JaeJun Lee, Moo-Sung Chae, Dae-Hee Jung, Sung-Ho Choi, Seung-young Seo, Taek-Seon Park, Jun-Ho Shin, Jin-Hyung Cho
一款采用80纳米技术的512-Mb DDR3 SDRAM原型，具有信号完整性优化和自校准技术。
1.5-V, 512-Mb, 80-nm
JSSC 2006第4期Data ConvertersEqualizer
A 6-GSampless Multi-Level Decision Feedback Equalizer Embedded in a 4-Bit Time-I
0.18微米CMOS工艺下实现的4位6GS/s时间交织流水线ADC，集成可调单抽头DFE。
6GS/s, 22.5dB SNDR, 0.25/0.4LSB INL/DNL, 170fF输入电容, 780mW功耗
JSSC 2006第4期Wireline I/OEqualizer
A CMOS Finite Impulse Response Filter With a Crossover Traveling Wave Topology for Equalization up to 30 Gb/s
本文介绍了一种采用交叉行波拓扑的CMOS有限脉冲响应滤波器，具有高带宽和低功耗特性。
90nm CMOS, 1-V supply, 25-mW power, up to 30 Gb/s
JSSC 2006第4期Data ConvertersDAC
A CMOS Oversampled DAC With Multi-Bit Semi-Digital Filtering and Boosted Subcarrier SNR for ADSL Central Office Modems
一种用于ADSL中心局调制解调器的CMOS过采样DAC，采用多比特半数字滤波和子载波增强技术。
0.18μm CMOS, 200 MSample/s, 86-dB动态范围, 1.1-MHz带宽, 65 dB MTPR
JSSC 2006第4期RF & WirelessLNA
A CMOS Ultra-Wideband Impulse Radio Transceiver for 1-Mb/s Data Communications and 2.5-cm
0.18微米CMOS工艺的UWB-IR收发器，支持1Mb/s通信和2.5cm精度测距。
0.18μm CMOS, 0.7mW(TX)/4.0mW(RX), 1Mbps@1m(BER=10^-3), 2.5cm测距精度
JSSC 2006第4期Data ConvertersDACClock Generation
A Direct Digital Frequency Synthesizer With Fourth-Order Phase Domain /1/6Noise Shaper and 12-bit Current-Steering DAC
提出一种基于四阶相位域噪声整形的16位DDFS，采用0.35μm CMOS工艺，功耗200mW。
0.35μm CMOS, 3.3V, 300MS/s, SFDR>78dB, 200mW
JSSC 2006第4期Digital Circuits
A Fully Pipelined Single-Precision Floating-Point Unit in the Synergistic Processor Element of a CELL Processor
CELL处理器中的协同处理器单元(SPE)采用全流水线4路SIMD浮点单元，优化单精度乘加运算性能
5.6GHz@1.4V, 44.8GFlops, 768K晶体管/1.3mm²
JSSC 2006第4期MemorySRAM
A Low Leakage SRAM Macro With Replica Cell Biasing Scheme Yasuhisa Takeyama, Hiroyuki Otake, Osamu Hirabayashi
提出一种采用复制单元偏置方案和低泄漏行解码器电路的90nm低泄漏SRAM宏。
90nm, 512-Kb, 88% standby leakage reduction
JSSC 2006第4期Digital Circuits
A Self-Tuning DVS Processor Using Delay-Error Detection and Correction
提出一种基于Razor技术的动态电压调节处理器，通过错误检测与纠正机制实现能效优化。
0.18μm技术, 64位处理器, 120MHz频率, 50%能效提升
JSSC 2006第4期Image SensorsCMOS Image Sensor
A Sensitivity and Linearity Improvement of a 100-dB Dynamic Range CMOS Image Sensor Using a Lateral Overflow
通过新像素电路设计提升CMOS图像传感器的非饱和信号灵敏度和饱和溢出信号线性度。
100 dB动态范围
JSSC 2006第4期MemorySRAM
An Autonomous SRAM With On-Chip Sensors in an 80-nm
提出一种通过片上传感器监测和控制SRAM内部状态的主动解决方案，降低功耗和参数波动。
512-kb SRAM, 9%功耗降低, 58%标准偏差降低
JSSC 2006第4期Other
An Energy-Efficient Analog Front-End Circuit for a Sub-1-V
提出一种用于数字助听器的低功耗高效模拟前端电路，采用CGC和ASNR技术优化性能。
0.9V供电, 59.4-74.7μW功耗, 86dB峰值SNR, 0.5mm²核心面积
JSSC 2006第4期Other
Delay and Power Monitoring Schemes for Minimizing Power Consumption by Means of Supply and Threshold V oltage Control in Active
提出动态控制供电电压和阈值电压的延迟与功耗监测方案，以最小化芯片功耗。
90nm CMOS
JSSC 2006第4期Other
Digital Object Identifier 101109JSSC2006873778
无摘要信息
无关键性能指标
JSSC 2006第4期Clocking & PLLsProcessor/CPU
Enhancing Microprocessor Immunity to Power Supply Noise With Clock-Data Compensation
通过时钟与电源网络协同设计降低微处理器对电源噪声的敏感度，减少片上电容需求。
130-和180-nm处理器验证
JSSC 2006第4期Other
Introduction to the Special Issue on the 2005 Symposium on VLSI Circuits T HIS i
2005年VLSI电路研讨会精选论文特刊，涵盖数字、存储、模拟及通信电路创新。
无
JSSC 2006第4期OtherDelta-Sigma ADC
Managing Subthreshold Leakage in Charge-Based Analog Circuits With Low- /86/84/72Transistors by Analog T- Switch (AT-Switch) and Super Cut-off CMOS (SCCMOS)
提出AT-switch方案抑制电荷基模拟电路亚阈值泄漏问题，提升调制器性能
8.1-dB SNDR提升
JSSC 2006第4期Other
Notice of Violation of IEEE Publication Principles A multi-rate 9953-125-GHz 02-
一款多速率9.953-12.5GHz低相位噪声LC振荡器，采用90GHz 0.2μm SiGe BiCMOS工艺，实现36%调谐范围和优异相位噪声性能。
9.953-12.5GHz频率范围, 0.1%频率校准误差, 122dBc/Hz@1MHz相位噪声, 80dBc杂散, 5mA@3.3V
JSSC 2006第4期RF & WirelessEqualizer
Pulse-Width Modulation Pre-Emphasis Applied in a Wireline Transmitter, Achieving 33 dB Loss Compensation at 5-Gb/s in 0.13-/22m CMOS
提出一种基于脉宽调制的有线发射器预加重技术，用于铜缆均衡。
0.13μm CMOS, 5 Gb/s (2-PAM), 25m RG-58U同轴电缆, 33dB信道损耗
JSSC 2006第4期OtherHigh-Speed Link
Pulsed Current-Mode Signaling for Nearly Speed-of-Light
本文设计了一种无中继器的片上互连，采用脉冲电流模式信号传输，实现接近光速的延迟。
8-Gb/s 串行链路
JSSC 2006第5期Other
10-Gbs Modulator Drivers With Local Feedback Networks Day-Uei Li and Chia-Ming T
提出新型反馈网络ICBCFN和IDGCFN，实现10Gb/s调制驱动器，性能优于现有硅基驱动器。
差分输出摆幅9V/8V，上升/下降时间<29ps
JSSC 2006第5期OtherDLL
A 072-GHz Self-Calibrated Multiphase Delay-Locked Loop
一种0.7-2GHz自校准多相延迟锁定环，采用数字校准电路减少时钟相位误差。
0.7-2GHz锁频范围，2GHz下峰峰值抖动18.9ps，均方根抖动2.5ps
JSSC 2006第5期RF & Wireless
A 15-V Multi-Mode Quad-Band RF Receiver for GSMEDGECDMA2K in 90-nm Digital CMOS
一款90纳米CMOS工艺的四频段多模式射频接收器，集成基带ADC，支持GSM/EDGE/CDMA2K。
90nm CMOS, 1.5V, 31.5dB增益, 2.1dB噪声系数
JSSC 2006第5期Digital Circuits
A 155-mW 50-Mverticess Graphics Processor With Fixed-Point Programmable Vertex S
一款低功耗图形处理器，支持定点可编程顶点着色器，适用于便携式2D/3D图形应用。
50 Mvertices/s, 200 Mtexels/s, 155 mW
JSSC 2006第5期RF & Wireless
A Digitally Controlled Oscillator System for SAW-Less Transmitters in Cellular H
提出一种用于无SAW蜂窝发射机的数字控制振荡器系统，适用于四频GSM收发机。
167 dBc/Hz @20MHz, 24.5%调谐范围, 12kHz步进
JSSC 2006第5期Clocking & PLLsPLL
A Fully Integrated V-Band PLL MMIC Using 015-22m GaAs pHEMT Technology
采用0.15μm GaAs pHEMT技术开发的全集成V波段PLL MMIC，具有低功耗和良好相位噪声。
60.1 GHz, 840 MHz锁定范围, 370 mW功耗, 95.5 dBc/Hz相位噪声
JSSC 2006第5期Data ConvertersVCO
A New Transponder Architecture With On-Chip ADC for Long-Range
提出一种新型无线能量与数据遥测架构，通过高效RF-DC转换器和注入锁定LC振荡器实现远距离通信。
0.25μm CMOS, 3V供电, 900MHz载波, 18米通信距离
JSSC 2006第5期mm-Wave
A Quad-Band 8PSKGMSK
提出一种支持四频段的8PSK/GMSK极性收发器，满足GSM标准性能要求。
满足或超越GMSK和8PSK在850/900/1800/1900四个频段的规格
JSSC 2006第5期RF & Wireless
A SiGe PA With Dual Dynamic Bias Control and Memoryless Digital Predistortion for WCDMA
采用双动态偏置控制和无记忆数字预失真技术的SiGe功率放大器，提升效率和线性度。
1.95GHz, 18.5dB增益, 5.0%平均效率, ACPR改善10dB
JSSC 2006第5期Other
A Simple On-Chip Repetitive Sampling Setup for the Quantification of
提出一种片上重复采样技术，用于量化混合信号设计中的衬底噪声。
0.18μm CMOS, 200ps脉冲测量精度
JSSC 2006第5期RF & Wireless
A Single-Chip Tri-Band (2100, 1900, 850/800 MHz) WCDMA/HSDPA
本文介绍了一款全球适用的三频段单芯片3G蜂窝收发器IC的设计与性能。
34 mA接收电流，50-62 mA发射电流，2.775V供电电压
JSSC 2006第5期Other
An AND-Type Match-Line Scheme for High-Performance Energy-Efficient Content
提出AND型匹配线方案实现高性能低能耗CAM
0.18μm CMOS, 1.8V, 2.1ns搜索时间, 2.33fJ/bit/search能耗
JSSC 2006第5期RF & WirelessLNA
An Integrated LMS Adaptive Filter of TX Leakage for CDMA Receiver
本文描述了一种用于CDMA接收机的连续时间LMS自适应滤波器，用于消除TX泄漏。
TX泄漏抑制比(TXRR)最高28 dB，LNA噪声系数增加1.3 dB，增益降低1.7 dB
JSSC 2006第5期Other
Analysis of Reliability and Power Efficiency in Cascode Class-E PAs
分析级联E类功率放大器的可靠性与功率效率，提出优化设计方法。
0.13-µm CMOS, 67% PAE, 23 dBm peak power, 1.4–2 GHz bandwidth
JSSC 2006第5期Other
Characterization, Design, Modeling, and Model Validation of Silicon on-Wafer M:N Balun Components
本文提出了一种基于几何可扩展集总元件方法的硅射频集成电路设计中M:N巴伦的表征与建模方法。
模型验证通过测量S参数和提取阻抗
JSSC 2006第5期Digital CircuitsNeural Network Accelerator
Constant-Ratio-Coupled Multi-Grain Digital Synchronizer With Flexible Input-Output Delay Selection for Versatility in Low-Power Applications
提出一种低功耗、快速锁定的多粒度数字同步器，适用于移动设备和低成本电子产品。
130nm技术，功耗降低42%，芯片面积减少65%
JSSC 2006第5期Power ManagementCharge Pump
Design of Charge Pump Circuit With Consideration of Gate-Oxide Reliability in Low-V oltage CMOS Processes
设计考虑栅氧可靠性的新型电荷泵电路，提高效率并避免器件过压。
0.35μm CMOS, 3.3V, 输出8.8V
JSSC 2006第5期Other
Digital Object Identifier 101109JSSC2006875516
无摘要提供，无法生成概要
无
JSSC 2006第5期Other
Digital Object Identifier 101109JSSC2006875517
无摘要，无法提供概要。
无
JSSC 2006第5期Other
Digital Object Identifier 101109JSSC2006875518
无摘要信息，无法提供概要
无
JSSC 2006第5期Clocking & PLLsPLLCDR
Fast Acquisition Clock and Data Recovery
提出一种结合快速捕获和低抖动的半速率时钟数据恢复电路
0.5μm CMOS, 700 Mb/s, 7%捕获范围, 8比特初始捕获时间, 16 ps抖动
JSSC 2006第5期RF & WirelessPLL
High-Speed Circuit Designs for Transmitters in Broadb
本文提出了多种高速电路设计技术，用于宽带数据链路的发射器。
20 Gb/s, 22 mW, 1.8-V, 90 dBc/Hz, 0.2 ps rms, 4.5 ps pp
JSSC 2006第5期Other
Highly Linear 018-22m CMOS Power Amplifier With Deep n-Well Structure
采用深n阱结构提升0.18μm CMOS功率放大器线性度，显著降低谐波失真。
20 dBm P1dB, 18.7 dB功率增益, 31% PAE（单端）; 20.2 dBm P1dB, 18.9 dB功率增益, 35% PAE（差分）
JSSC 2006第5期Other
Introduction to the Special Section on the 2005 IEEE RFIC Symposium W ELCOME to
2005年IEEE RFIC研讨会的精选论文，涵盖移动通信集成电路的先进设计与技术。
三频段（2100, 1900, 800/850）
JSSC 2006第5期OtherCDR
MAY 2006 VOLUME 41 NUMBER 5 IJSCBC ISSN 0018-9200 Editorial K Nagaraj 1003 RE
该期刊包含多篇关于高速电路设计、时钟恢复、功率放大器和图形处理器的论文。
10-Gb/s, 155-mW, 50-Mvertices/s
JSSC 2006第5期Other
New Associate Editor I T IS MY PLEASURE to announce the appointment of
IEEE JSSC期刊宣布任命Michael P. Flynn教授为副编辑，介绍其学术与工业背景。
无
JSSC 2006第5期Other
OCTOBER 2014 VOLUME 22 NUMBER 10 ITCOB4 ISSN 1063-8210 REGULAR PAPERS
本文探讨了多种逻辑电路设计及其在CMOS工艺中的应用。
130-nm CMOS
JSSC 2006第5期Other
Self-Calibrated Quadrature Generator for WLAN Multistandard
提出一种自校准正交信号发生器，用于WLAN多标准频率合成器。
0.25μm SiGe BiCMOS, 2.5V, 5mA
JSSC 2006第5期mm-Wave
Shielded Passive Devices for Silicon-Based Monolithic Microwave and Millimeter-W
介绍了一种用于硅基单片微波和毫米波的无源器件屏蔽技术，显著提升性能。
Q-factor 25-35 (15-40 GHz), 7.4-nH电感峰值Q 32, 21-26 GHz PA 23-dBm输出
JSSC 2006第6期Clocking & PLLsPLL
A 1-V 24-GHz 175-mW Phase-Locked Loop in a 018-22m CMOS Process
提出了一种1V供电、24GHz频率、17.5mW功耗的全集成锁相环。
0.18μm CMOS, 1V, 24GHz, 17.5mW
JSSC 2006第6期Clocking & PLLs
A 15552 Mbps3125 Gbps Continuous-Rate Clock and Data
一款支持155.52 Mbps至3.125 Gbps连续速率时钟数据恢复电路，采用全速率Bang-Bang相位检测器。
0.18μm CMOS, 95mW@3.125Gbps, BER<10^-12
JSSC 2006第6期Digital CircuitsNeural Network Accelerator
A 75-dB Image Rejection IF-Input Quadrature-Sampling SC 61Modulator
一种通过时间共享关键电路组件解决I/Q失配问题的IF输入正交采样SC调制器。
0.35-μm CMOS, 0.57 mm², 200-kHz信号带宽, 75 dB图像抑制比
JSSC 2006第6期OtherPower Amplifier
A 90-nm CMOS Doherty Power Amplifier With Minimum AM-PM Distortion
一种90nm CMOS Doherty功率放大器，通过优化载波和峰值放大器的器件尺寸比减少AM-PM失真，实现高线性度和高效率。
3.65 GHz, 12.5% PAE at 6 dB back-off, 28.9 dBm maximum output power, 39% PAE, 1.2 mm² active die area
JSSC 2006第6期Power ManagementTDC
A CMOS Time-to-Digital Converter With Better Than 10 ps Single-Shot Precision
设计了一种高精度CMOS时间数字转换器，单次测量精度优于10 ps。
8.1 ps rms单次测量精度，12.2 ps分辨率，5-MHz外部参考时钟
JSSC 2006第6期Clocking & PLLs
A Clock Generator With Cascaded Dynamic Frequency Counting Loops for
提出一种级联动态频率计数环的时钟发生器，实现宽范围倍频应用。
4-13888倍频范围，峰峰值抖动<2.8%时钟周期，15mW@378MHz(1.8V)
JSSC 2006第6期Other
A Highly Linear and Efficient Differential CMOS Power Amplifier With
一款2.45 GHz高线性度与高效率的差分CMOS功率放大器，采用谐波终止技术提升性能。
20.5 dBm输出功率, 17.5 dB增益, 37% PAE, IMD3 <45 dBc, IMD5 <57 dBc
JSSC 2006第6期OtherNeural Network Accelerator
A Micropower Centroiding
提出一种生物启发的混合视觉芯片，用于实时对象处理，如质心定位、大小测量和计数。
48x48像素分辨率，85μm x 85μm像素尺寸，243μW功耗，1.8V供电，724.64 MIPS/mW计算效率，500μs处理时间
JSSC 2006第6期OtherDLL
All-Digital Delay-Locked Loop/Pulsewidth-Control Loop
提出全数字延迟锁定环和脉宽控制环，支持可调占空比，无需输入时钟50%占空比。
DLL: 140-260MHz, 25%/50%/75%占空比; PWCL: 400-600MHz, 30%-70%占空比(步进10%)
JSSC 2006第6期Other
An Adaptive Checker for the
设计了一种自适应检查器，用于全差分模拟电路的并发错误检测。
0.5微米CMOS技术
JSSC 2006第6期Data Converters
Baseband and Audio Mixed-Signal Front-End IC for GSMEDGE Applications
一款支持GSM/EDGE和增强音频应用的混合信号前端CMOS芯片。
1.5/2.65V供电, 22mW待机功耗, 12.5bit ADC精度
JSSC 2006第6期MemorySAR ADCDRAM
Capacitorless 1T DRAM Sensing Scheme
提出一种用于SOI电容less 1T DRAM的自动参考电流生成传感方案
2kb测试芯片，保持模式下数据保留时间>1秒，读取周期时间70ns
JSSC 2006第6期Data ConvertersNeural Network Accelerator
Comments and Correspondence Comments on ““Split ADC” Architecture for Deterministic Digital Background Calibration of a 16-bit 1-MS/s ADC” Jipeng Li, Un-Ku Moon, John A. McNeill, Michael Coln, and Brian Larivee In the above paper [1], the authors present a “split ADC” architec- ture that is suitable for efficient/fast background digital calibration. The use of two parallel ADCs (thus the name “split ADC”) allows the input signal to be canceled by subtracting the two nominally equal output codes, thereby providing fast extraction of the calibration information.
论文讨论了使用双并行ADC架构进行背景数字校准的方法。
无
JSSC 2006第6期RF & Wireless
Dynamic Power Optimization of Active Filters With Application to Zero-IF Receivers
本文通过动态阻抗缩放和动态偏置技术优化滤波器功耗，适用于零中频GSM接收机。
0.18μm CMOS, 1.2V, 100kHz截止频率
JSSC 2006第6期Power Management
High-V oltage Power
通过电荷回收技术实现高压供电，降低电流需求并简化电源网络阻抗要求。
0.18μm CMOS, 3.6V/5.4V, 93%峰值能效
JSSC 2006第6期Other
High Performance Asynchronous Design Using Single-Track Full-Buffer
提出高性能异步设计模板STFB，实现接近全定制性能的标准单元设计流程。
TSMC 0.25μm工艺, 260k晶体管, 1.45GHz吞吐量
JSSC 2006第6期Other
ICMicrofluidic Hybrid System for Magnetic Manipulation of
介绍一种用于生物细胞磁操控的集成电路/微流控混合系统。
无具体性能指标
JSSC 2006第6期OtherPLLClock Generation
JUNE 2006 VOLUME 41 NUMBER 6 IJSCBC ISSN 0018-9200 EDITORIAL New
该期刊包含多篇关于CMOS工艺下锁相环、频率合成器和时钟生成器的设计论文。
0.18-m CMOS, 1-V, 24-GHz, 17.5-mW
JSSC 2006第6期MemorySRAM
Low-Power Logic Circuit and SRAM Cell Applications With Silicon on Depletion Layer CMOS (SODEL CMOS) Technology
研究SODEL CMOS在低功耗逻辑电路和SRAM中的应用，展示其高速和低功耗优势。
传播延迟提升25%，功耗-延迟乘积改善30%，SNM达95mV
JSSC 2006第6期RF & WirelessLNANeural Network Accelerator
Low-Power Programmable Gain CMOS Distributed LNA
提出一种低功耗MOS分布式放大器设计方法，优化偏置点实现宽带LNA应用。
9-mW功耗，DC至6.2 GHz平坦增益，7 GHz带宽，4.2-6.2 dB噪声系数
JSSC 2006第6期Clocking & PLLs
Millimeter-Wave V oltage-Controlled Oscillators in 013-22m CMOS Technology
本文介绍了在0.13μm CMOS工艺中设计的毫米波压控振荡器，优化了变容二极管、晶体管和电感设计。
60GHz VCO调谐范围5.8GHz, 99GHz VCO调谐范围2.5GHz, 相位噪声-102.7dBc/Hz@10MHz, 功耗7-15mW@1.5V
JSSC 2006第6期RF & Wireless
New Associate Editor I T IS my pleasure to announce the appointment of
IEEE JSSC期刊宣布Derek K. Shaeffer博士担任新副编辑，介绍其背景与成就。
无
JSSC 2006第6期Clocking & PLLsVCO
On the Amplitude and Phase Errors of Quadrature LC-Tank CMOS Oscillators
分析两种LC正交振荡器因元件失配和寄生磁场引起的相位与幅度不平衡。
1.7GHz, 0.18μm CMOS
JSSC 2006第6期Clocking & PLLs
Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Office at http:// www.uspto.gov. 6,960,940 November 1, 2005 Short Circuit Protection Apparatus With Self-Clocking Self-Clearing Latch Inventors: Joseph D. Wert (Arlington, TX) and Angela H. Wang (San Jose, CA)
一种用于检测输入信号状态转换并生成自清除复位信号的锁存器
未明确提及
JSSC 2006第6期OtherEqualizer
Phase and Amplitude Pre-Emphasis Techniques for Low-Power
一种结合幅度预加重和相位预加重的新型均衡技术，用于低功耗串行链路，显著降低抖动和功耗。
6 Gb/s, 600 mVpp, 18 mW (无相位预加重), 24 mW (有相位预加重)
JSSC 2006第6期Other
Piezoelectric Micro-Power Generation
研究压电微功率发电接口电路，提出新型同步整流器和倍压电路设计。
88%效率，输出功率2.5μW（100kΩ/10nF负载）
JSSC 2006第6期Clocking & PLLsDLLClock Generation
The Design and Analysis of a DLL-Based Frequency Synthesizer for UWB Application
设计了一种基于DLL的超宽带频率合成器，具有快速锁定和低相位噪声特性。
0.18μm CMOS, 1.8V, 54mW, 9.5ns锁定时间, -120dBc/Hz@1MHz相位噪声
JSSC 2006第6期Clocking & PLLs
The Design and Analysis of a Miller-Divider-Based Clock Generator for MBOA-UWB A
提出一种基于米勒分频器的时钟发生器，适用于MBOA-UWB应用，具有低功耗和小面积特点。
0.18μm CMOS, 1.8V, 47mW, 9.5ns建立时间
JSSC 2006第7期Data ConvertersPipeline ADC
55-mW 200-MSPS 10-bit Pipeline ADCs for
提出一种用于无线接收器的低功耗10位200-MSPS流水线ADC，采用新型放大器共享技术。
10-bit, 200-MSPS, 55 mW, 1.2-V supply, DNL 0.66 LSB, INL 1.00 LSB, SFDR 66.5 dB, SNDR 54.4 dB, ENOB 8.7
JSSC 2006第7期Data ConvertersPipeline ADC
A 10-bit 400-MS/s 160-mW 0.13- /22m CMOS Dual-Channel Pipeline ADC
一款无需通道校准的10位400MS/s双通道流水线ADC，采用自适应闭环采样技术
10-bit 400-MS/s 160-mW 0.13-μm CMOS
JSSC 2006第7期Data Converters
A 15-bit 30-MSs 145-mW Three-Step ADC for Imaging Applications Hendrik van der P
设计用于成像应用的15位30-MS/s三步ADC，具有85dB信噪比和145mW功耗
15-bit, 30-MS/s, 145mW, 1.8V/3.3V
JSSC 2006第7期Analog CircuitsOp-Amp
A 4th-Order Active- 71109-RC Reconfigurable UMTSWLAN Filter
一种用于UMTS/WLAN接收器的四阶低通连续时间滤波器，采用双二阶单元级联结构，显著降低功耗。
0.13μm CMOS, 3.4mW (UMTS), 11.4mW (WLAN), 0.9mm²面积
JSSC 2006第7期RF & WirelessLNA
A Cellular-Band CDMA 0.25- /22m CMOS LNA Linearized Using Active Post-Distortion
该论文提出了一种使用主动后失真（APD）技术的蜂窝频段CDMA低噪声放大器（LNA），在0.25微米CMOS工艺中实现，显著提高了线性度和噪声性能。
1.2 dB NF, 16.2 dB功率增益, -38 dBm IIP3, 12 mA电流消耗, 2.6 V电源电压
JSSC 2006第7期RF & Wireless
A Direct Conversion Receiver With an IP2 Calibrator for CDMA/PCS/GPS/AMPS Applications
采用共模反馈电路的IP2校准技术提升直接转换接收机性能
IIP2:64dBm, IIP3:4dBm, 噪声系数:6.5dB, 电压增益:42.2dB
JSSC 2006第7期Clocking & PLLsPLLNeural Network Accelerator
A Fast-Hopping Single-PLL 3-Band MB-OFDM UWB Synthesizer
本文介绍了一种采用0.25微米SiGe BiCMOS工艺的快速跳频3波段MB-OFDM UWB合成器。
0.44mm²面积，52mW功耗，2.7V供电，相位噪声低于2°rms
JSSC 2006第7期Other
A GSM-GPRS/UMTS FDD-TDD/WLAN 802.11a-b-g Multi-Standard Carrier
一款支持多标准的紧凑型载波生成系统，覆盖GSM、WCDMA和WLAN标准。
0.25-μm BiCMOS-SiGe, 2.5V, 2.5mA, 118dBc/Hz@400kHz
JSSC 2006第7期RF & Wireless
A High-Speed 850-nm Optical Receiver Front-End in 018-22m CMOS
一种高速850nm光接收前端电路，采用0.18μm CMOS工艺，集成光电探测器、跨阻放大器和后置放大器，实现500Mb/s至3.5Gb/s的高速通信。
500Mb/s时输入功率8dBm，3.5Gb/s时误码率低，TIA功耗17mW，后置放大器功耗34mW
JSSC 2006第7期Other
A High Dynamic Range Current-Mode Amplifier for
一种用于计算机断层扫描的高动态范围电流模式放大器
17位动态范围，噪声低于3pA，非线性度低于2%，信号带宽高于10kHz
JSSC 2006第7期Data Converters
A Low-Power 22-bit Incremental ADC
一款采用0.6微米CMOS工艺的低功耗22位增量型ADC，集成数字滤波器和低噪声振荡器。
0.6μm CMOS, 2.7–5V, 120μA
JSSC 2006第7期RF & Wireless
A Low-Power High-Performance SiGe BiCMOS 802.11a/b/g Transceiver IC for Cellular and Bluetooth Co-Existence Applications
一款低功耗高性能的SiGe BiCMOS 802.11a/b/g收发器IC，适用于蜂窝和蓝牙系统共存环境
2.8/3.2 dB噪声系数，168/185 mW功耗，2.8 V电压
JSSC 2006第7期Digital CircuitsDelta-Sigma ADC
A Mixed-Signal BiCMOS Front-End Signal Processor for High-Temperature Applications
一款用于高温应用的混合信号BiCMOS前端信号处理器，集成多种放大器与调制器。
48 MHz时钟频率，200°C工作温度，85 mW功耗，5 V单电源供电
JSSC 2006第7期Other
A Time-Interleaved Continuous-Time /1/6Modulator With 20-MHz
首次实现时间交错连续时间ΔΣ调制器，支持20MHz信号带宽。
0.18μm CMOS, 100/200MHz采样频率, 57dB SNDR (10MHz带宽), 49dB SNDR (20MHz带宽), 101/103mW功耗
JSSC 2006第7期Other
An Audio Amplifier Providing Up to 1 Watt in Standard Digital 90-nm CMOS
一款在90纳米CMOS工艺中设计的音频放大器，适用于手机电池直接供电，提供高达1瓦的输出功率。
90nm CMOS, 5.5V, 1W
JSSC 2006第7期Other
CMOS Microelectrode Array for Bidirectional
一种基于CMOS金属电极的微系统，用于与体外神经元细胞进行双向通信（刺激和记录）。
128 electrodes, 8-bit resolution, 60 kHz stimulation rate, 20 kHz sampling rate
JSSC 2006第7期Other
Digital Object Identifier 101109JSSC2006879555
无摘要提供，无法生成概要
无
JSSC 2006第7期Other
Dynamic State-Retention Flip-Flop for Fine-Grained Power Gating With
提出一种基于感测放大器的动态状态保持触发器，用于细粒度电源门控以减少待机功耗。
100 ps to 200 ps D-to-Q delays, milliseconds retention time
JSSC 2006第7期Other
Introduction to the Special Issue on the 2005 European Solid State Circuits Conference (ESSCIRC)
2005年欧洲固态电路会议特刊，涵盖模拟/RF和数字电路领域的精选论文。
无
JSSC 2006第7期RF & Wireless
JULY 2006 VOLUME 41 NUMBER 7 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2005 EUR
该期刊特刊聚焦2005年欧洲固态电路会议（ESSCIRC）的多标准收发器IC设计
802.11a/b/g, GSM-GPRS/UMTS, WLAN 802.11a-b-g, MB-OFDM UWB
JSSC 2006第7期Other
Low Leakage Techniques for FPGAs Andrea Lodi
研究FPGA在90nm及以下工艺中的低泄漏技术，实现86%待机能耗节省和46%动态泄漏降低。
86% stand-by energy saving, 46% active leakage reduction, 3% area increase
JSSC 2006第7期Other
New Associate Editor I AM PLEASED to announce the appointment of Prof Shen- Iuan
IEEE JSSC期刊宣布刘深元教授担任副主编，介绍其学术背景与成就。
无
JSSC 2006第7期Other
Single-Chip CMOS Pulse Generator for UWB Systems
介绍了一种用于超宽带系统的单芯片CMOS脉冲发生器，支持位置和极性调制。
130nm CMOS, 1.2V, 10mW, 160Mb/s
JSSC 2006第7期MemorySRAM
Static Noise Margin Variation for Sub-threshold SRAM in 65-nm CMOS
分析65nm CMOS工艺下亚阈值SRAM的静态噪声容限变化及其影响因素
65nm CMOS, 亚阈值电压, 静态噪声容限(SNM)
JSSC 2006第7期RF & WirelessNeural Network Accelerator
WCDMA Multicarrier Receiver for Base-Station Applications
本文介绍了一种用于基站的多载波WCDMA接收机IC，采用低中频架构和0.25μm SiGe BiCMOS工艺，可同时接收四个相邻信道。
3.0dB/2.6dB噪声系数, 47dB电压增益, 12dBm OOB IIP3, 535mW功耗
JSSC 2006第8期Other
3-D Silicon Integration and Silicon Packaging Technology Using Silicon Through-V
探讨硅通孔技术在三维集成和硅封装中的应用及其性能优势
50μm间距互连，16倍标准芯片I/O提升
JSSC 2006第8期Other
AUGUST 2006 VOLUME 41 NUMBER 8 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2005 C
该期刊论文探讨了低密度奇偶校验编码器设计、第一代Cell Broadband Engine处理器电路设计技术及90nm功率优化方法。
860-Mb/s, 90nm
JSSC 2006第8期RF & WirelessLNA
A 018-22m CMOS Selective Receiver Front-End for UWB Applications
本文提出了一种用于UWB应用的0.18μm CMOS选择性接收前端，解决了5-6GHz WLAN干扰问题。
1.8V, 10mA, 1dB增益去敏化, 6.5dBm干扰功率, 5.2-7.7dB噪声系数, 3.5dBm IIP3
JSSC 2006第8期RF & WirelessPipeline ADC
A 14-bit 125 MS/s IF/RF Sampling Pipelined ADC With 100 dB SFDR and 50 fs Jitter
一款14位125MS/s无采样保持放大器的流水线ADC，具有100dB SFDR和50fs抖动。
14-bit, 125MS/s, 100dB SFDR, 50fs jitter, 0.35μm BiCMOS
JSSC 2006第8期Wireline I/OEqualizer
A 2.5- to 3.5-Gb/s Adaptive FIR Equalizer With Continuous-Time Wide-Bandwidth Delay Line in 0.25-/22m CMOS
一种采用连续时间宽带宽延迟线的自适应FIR均衡器，适用于2.5至3.5Gb/s数据通信。
0.25μm CMOS, 2.5V, 2.5Gb/s时95mW功耗
JSSC 2006第8期Wireline I/OEqualizer
A 3-Tap FIR Filter With Cascaded Distributed Tap Amplifiers for Equalization Up to 40 Gb/s in 0.18-/22m CMOS
本文介绍了一种用于40Gb/s长距离单模光纤链路偏振模色散补偿的3抽头FIR滤波器。
0.18μm CMOS, 1.8V, 70mW, 30Gb/s (50mV, 14dB SNR), 40Gb/s (39mV, 10dB SNR)
JSSC 2006第8期Other
A 3-V 425-Gbs Laser Driver with 04-V Output V oltage Compliance
一款采用SiGe BiCMOS工艺的激光驱动器，支持155Mb/s至4.25Gb/s速率，具有宽输出电压范围和低抖动特性。
155Mb/s–4.25Gb/s, 3V, 0.4V输出电压容限
JSSC 2006第8期Other
A 5-GHz 20-dBm Power Amplifier With Digitally Assisted AM-PM Correction in a 90-nm CMOS Process
本文提出了一种用于校正功率放大器AM-PM失真的数字辅助技术，并在90nm CMOS工艺中实现了5GHz功率放大器。
5GHz, 20dBm, 90nm CMOS, 54Mb/s (64 QAM), 效率提升2.8倍
JSSC 2006第8期Digital CircuitsProcessor/CPU
A 90-nm Power Optimization Methodology With Application to the ARM 1136JF-S Microprocessor
提出一种90nm CMOS工艺下ARM 1136JF-S微处理器的电源优化方法
355-MHz operating clock rate, 40% dynamic power reduction, 46% leakage power reduction
JSSC 2006第8期Other
A BiCMOS Ultra-Wideband 31106-GHz Front-End
本文介绍了一种符合FCC标准的超宽带直接转换接收器，采用0.18微米SiGe BiCMOS工艺，具有高增益和低噪声特性。
32 dB平均转换增益，41 dBm输入参考三阶交调点，3.3至5 dB系统噪声系数
JSSC 2006第8期OtherCharge PumpNeural Network Accelerator
A Compact Switched-Capacitor Regulated
提出了一种紧凑型开关电容稳压电荷泵电源，输入1.8-3.5V，输出3.2V，最大电流6mA。
0.5μm CMOS, 1.8-3.5V输入, 3.2V输出, 6mA
JSSC 2006第8期Clocking & PLLsPLLVCO
A Digital Clock and Data Recovery Architecture for Multi-Gigabit/s
提出一种用于高速二进制链路的数字时钟和数据恢复架构，替代传统模拟PLL中的模拟滤波器和压控振荡器。
无具体数据
JSSC 2006第8期RF & WirelessPipeline ADCDAC
A Highly Integrated CMOS Analog Baseband Transceiver With 180 MSPS 13-bit Pipelined CMOS ADC and Dual 12-bit DACs
一款高集成度CMOS模拟基带收发器，包含13位180MSPS流水线ADC和双12位180MSPS电流导向DAC。
13-bit 180MSPS ADC, 12-bit 180MSPS DAC, 10.6 ENOB at 15MHz, 9.7 ENOB at 100MHz, >62dB SFDR
JSSC 2006第8期RF & Wireless
A Multi-Carrier QAM Transceiver for Ultra-Wideb
提出一种40Gb/s多载波QAM光通信收发器，采用低成本光电组件和CMOS技术。
0.14μm CMOS, 1.5V, 340mW, 3.6mm²
JSSC 2006第8期Clocking & PLLsPLL
A Versatile 90-nm CMOS Charge-Pump PLL for SerDes
一款90nm CMOS工艺的低抖动电荷泵PLL，适用于1至10 Gb/s SerDes发射器时钟。
0.81 ps rms抖动@10 Gb/s
JSSC 2006第8期OtherNeural Network Accelerator
A Wideband 77-GHz 175-dBm Fully Integrated Power Amplifier in Silicon
一款77GHz宽频带功率放大器，具有高增益和高效能，采用SiGe BiCMOS工艺。
17dB峰值增益, 17.5dBm输出功率, 12.8% PAE, 15GHz 3dB带宽, 165mA@1.8V
JSSC 2006第8期Other
An 860-Mbs 81587136 Low-Density Parity-Check Encoder
该论文提出了一种高效的(8158,7136)低密度奇偶校验编码器，采用生成多项式重构和部分乘积乘法等技术，实现了860Mb/s的高吞吐量。
860-Mb/s数据吞吐量，1492个触发器，21位前瞻方案
JSSC 2006第8期RF & Wireless
An Ultra-Low-Power Injection Locked Transmitter for Wireless
提出一种用于无线传感器网络的超低功耗注入锁定发射机设计。
0.13μm CMOS, 1.9GHz, 32%效率@50kb/s, 1.6mW功耗
JSSC 2006第8期Memory
Circuit Design Techniques for a First-Generation
介绍第一代Cell Broadband Engine处理器的电路设计技术，包括时钟设计、锁存器和触发器部署，以及高速逻辑实现方法。
90nm SOI, 3 GHz
JSSC 2006第8期Other
Digital Object Identifier 101109JSSC2006881169
无摘要信息
无关键性能指标
JSSC 2006第8期Other
Digital Object Identifier 101109JSSC2006881170
无摘要信息
无关键性能指标
JSSC 2006第8期Other
Digital Object Identifier 101109JSSC2006881171
无摘要
JSSC 2006第8期Other
Introduction to the Special Issue on the IEEE 2005
IEEE 2005 CICC特刊聚焦高性能、低成本、高集成度的集成电路设计。
90nm CMOS
JSSC 2006第8期Clocking & PLLsVCO
Phase Noise and Jitter in CMOS
分析CMOS环形振荡器中相位噪声和抖动的来源及设计方法。
无具体性能指标
JSSC 2006第8期Other
Silicon-Based Ultra-Wideband Beam-Forming
硅基超宽带波束成形技术实现高分辨率成像
0.18μm BiCMOS SiGe, 2.5V, 87.5mW, 10dB最大增益
JSSC 2006第8期Other
Switch Bootstrapping for Precise Sampling Beyond Supply V oltage
提出一种新型自举开关，可在低电源电压下精确采样高于电源电压的输入信号。
2.75V电源电压下采样0-5.5V输入信号，最低1.2V电源电压支持0-6V输入范围
JSSC 2006第8期Other
Synthesized Compact Models and Experimental Verifications for Substrate Noise Coupling in Mixed-Signal ICs
提出了一种用于衬底噪声耦合分析的合成紧凑模型方法，验证了模型准确性。
模型准确性在15%以内
JSSC 2006第8期Clocking & PLLs
Tail Current-Shaping to Improve Phase Noise in LC V oltage-Controlled Oscillators
通过尾电流整形技术提升LC-VCO的振幅并降低相位噪声，同时保持功耗不变。
2-GHz, 0.25-μm BiCMOS
JSSC 2006第8期RF & WirelessPLL
The First Fully Integrated Quad-Band GSMGPRS Receiver in a 90-nm Digital CMOS Pr
首款90纳米数字CMOS工艺全集成四频GSM/GPRS接收器
1.4V CMOS, 60mA, 110dBm灵敏度
JSSC 2006第8期Other
The Invariance of Characteristic Current Densities in Nanoscale MOSFETs and Its
研究发现纳米级MOSFET的特性电流密度在不同技术节点和代工厂间保持恒定，提出恒定电流密度偏置方案以优化电路设计。
0.3 mA/μm (峰值), 0.2 mA/μm (峰值), 0.15 mA/μm (最佳噪声系数)
JSSC 2006第9期Data ConvertersDAC
12-V Low-Power Multi-Mode DACFilter Blocks for Reconfigurable WLANUMTS WLANBlueto
采用0.13μm CMOS工艺实现的可编程DAC-滤波器模块，支持WLAN/UMTS/蓝牙多标准切换。
1.2V, 100MHz(WLAN)/50MHz(UMTS/蓝牙), 8mW(WLAN)/5.4mW(蓝牙), OIP3>28dBm
JSSC 2006第9期Clocking & PLLs
25 V 4345 Gbs CDR Circuit and 55 Gbs PRBS Generator in SiGe Using a Low-V oltage
提出一种低电压逻辑门设计方法，用于高速数字和混合信号电路，实现43-45 Gb/s CDR电路和55 Gb/s PRBS生成器。
43-45 Gb/s CDR电路，55 Gb/s PRBS生成器，2.5V电源，650mW和550mW功耗
JSSC 2006第9期Analog Circuits
2 GHz 81-Enhanced Active Filter With Low Passband Distortion and High
提出一种低通带失真、高动态范围的2 GHz 81增强型可调谐滤波器，采用交叉耦合差分对和LC谐振器技术。
2.0 GHz中心频率，130 MHz带宽，3%频率可调，6.6 dBm 1-dB压缩点，15 dB噪声系数，17 mW功耗
JSSC 2006第9期Data ConvertersPipeline ADCNeural Network Accelerator
A 100-dB SFDR 80-MSPS 14-Bit 035- 22m BiCMOS Pipeline ADC
本文介绍了一种在0.35微米BiCMOS工艺下实现的14位80MSPS ADC，具有100dB SFDR和1.2W功耗。
14-bit, 80-MSPS, 100-dB SFDR, 1.2 W, 3.3 V/5.0 V
JSSC 2006第9期Power Management
A 110 nA V oltage Regulator System With Dynamic Bandwidth Boosting for RFID Systems Ganesh K. Balachandran and Raymond E. Barnett
一种用于RFID标签的动态带宽提升电压调节器系统，仅消耗110nA电流。
0.15μm CMOS, 1.4V/1.25V, 110nA
JSSC 2006第9期Clocking & PLLsDLL
A 120-MHz–1.8-GHz CMOS DLL-Based Clock Generator for Dynamic
一款基于DLL的动态频率调节时钟发生器，频率范围120 MHz至1.8 GHz，快速锁定。
0.35μm CMOS, 0.07 mm², 6.6 ps峰峰值抖动@1.3 GHz
JSSC 2006第9期Clocking & PLLsCDR
A 125-Gbs Parallel Phase Detection Clock and Data Recovery Circuit in 013-22m CM
提出一种并行相位检测时钟数据恢复电路，提升线性CDR速度。
0.13μm CMOS, 12.5Gb/s, 0.56UI相位线性响应区域
JSSC 2006第9期Wireline I/OEqualizer
A 20-Gbs Adaptive Equalizer in 013-22m CMOS Technology
采用频谱平衡技术的自适应均衡器，实现20Gb/s高速数据传输和低功耗。
20 Gb/s, 60 mW, 1.5-V
JSSC 2006第9期OtherProcessor/CPU
A 32-KB Standard CMOS Antifuse One-Time Programmable ROM Embedded in a 16-bit Microcontroller
设计并实现了一种嵌入16位微控制器的32KB标准CMOS一次性可编程ROM。
32KB OTP ROM, 9.9 mm²芯片面积
JSSC 2006第9期Wireline I/O
A 34 Gbs Distributed 21 MUX and CMU Using 018 22m CMOS
采用0.18μm SiGe BiCMOS工艺实现34 Gb/s 2:1串行器，基于分布式放大器拓扑结构。
34 Gb/s, 380 mV单端电压摆幅, 13 ps上升/下降时间, ISI小于5 ps p-p
JSSC 2006第9期Data Converters
A Distortion Compensating Flash Analog-to-Digital Conversion Technique Venkata S
提出一种补偿静态非线性的高速高线性度闪存ADC设计技术。
160 MSPS, 6-bit, 50 mW, 3.3 V, 5.3 ENOB
JSSC 2006第9期Analog Circuits
A Low-Power Wideband Reconfigurable Integrated Active-RC Filter With 73 dB SFDR
本文提出了一种低功耗、高线性度的可重构有源RC滤波器，具有73 dB的SFDR。
IIP3: -20 dBm, SFDR: 73 dB, 功耗: 4.6 mW (滤波器核心), 1.5 mW (调谐电路)
JSSC 2006第9期RF & WirelessNeural Network Accelerator
A Low-V oltage Broadband Feedforward-Linearized BJT Mixer
一种低压宽带前馈线性化BJT混频器，具有高线性度和宽带性能。
1.2V, 7.2mW, 12.4dB转换增益, 1-6GHz带宽
JSSC 2006第9期Memory
Adaptive Algorithm Using Hot-Electron Injection for Programming Analog Computational Memory Elements Within 0.2% of Accuracy Over 3.5 Decades
提出一种利用热电子注入编程模拟计算存储单元的自适应算法，精度达0.2%。
1024x16和96x16浮栅阵列，0.25μm和0.5μm n-well CMOS工艺
JSSC 2006第9期OtherNeural Network Accelerator
Adaptive Multi-Band Multi-Mode Power Amplifier Using Integrated Varactor-Based Tunable
本文提出了一种基于可变电容的多频段多模式功率放大器，采用集成可调匹配网络技术。
13 dB增益，27–28 dBm输出功率，30%–55%效率
JSSC 2006第9期Other
Bipolar Microwave RMS
提出一种具有40 dB动态范围的峰值/RMS功率检测器，适用于高达60 GHz的微波应用。
40 dB动态范围，60 GHz频率响应，700×550 μm尺寸
JSSC 2006第9期Clocking & PLLs
Distributed Differential Oscillators for Global
分布式差分振荡器用于全局时钟网络，通过谐振电感实现低抖动和低功耗
0.18μm CMOS, 抖动和功耗比传统树驱动网格时钟低一个数量级
JSSC 2006第9期OtherCMOS Image Sensor
Extended Dynamic Range From a Combined Linear-Logarithmic CMOS
一种结合线性和对数模式的CMOS图像传感器，实现120dB动态范围和实时高动态范围成像。
120dB动态范围@26fps(352×288阵列)，FPN≤2%/decade
JSSC 2006第9期Other
Introduction to the Special Issue on the IEEE Bipolar/BiCMOS Circuits
IEEE JSSC特刊介绍BipolarBiCMOS电路与技术会议亮点及六篇论文概述
12.5 Gb/s
JSSC 2006第9期Other
Low-Power Single-Loop and Dual-Loop AGCs for
本文介绍了两款低功耗自动增益控制电路，适用于仿生耳，具有宽动态范围和可编程时间常数。
78 dB输入动态范围，2.8 V供电，小于36 μW功耗
JSSC 2006第9期Clocking & PLLs
Modeling of Substrate Noise Generation, Isolation, and Impact for an LC-VCO and a Digital Modem on a Lightly-Doped Substrate
提出了一种用于估计和理解数字调制解调器产生的衬底噪声及其对LC-VCO性能影响的物理模型。
0.18μm 3.5 GHz CMOS LC-VCO
JSSC 2006第9期Digital CircuitsNeural Network Accelerator
Nanowatt Sub-nS OTAs With Sub-10-mV Input Offset Using Series-Parallel Current M
采用串并联电流分割技术设计超低跨导OTA，实现纳瓦级功耗和亚纳秒级速度。
33 pS至几nS跨导，1V线性范围，约100 nW功耗
JSSC 2006第9期Other
Notice of Violation of IEEE Publication Principles A 125 Gbs Electro-Absorption-
采用60GHz SOI SiGe HBT工艺实现9.953-12.5 Gb/s EAM驱动IC，优化开关速度和低电压操作。
20-120mA调制电流, 1-60mA偏置电流, 15ps抖动, 25ps上升/下降时间, 4.75-5.5V供电
JSSC 2006第9期Other
SEPTEMBER 2006 VOLUME 41 NUMBER 9 IJSCBC ISSN 0018-9200 REGULAR PAPERS A Distort
IEEE JSSC 2006年9月刊收录了多篇低功耗、可重构电路设计论文，涵盖DAC、滤波器、AGC等方向。
1.2V, 73dB SFDR, 2GHz, 110nA
JSSC 2006第10期Wireline I/OEqualizer
A 1-Tap 40-Gb/s Look-Ahead Decision Feedback Equalizer in 0.18-/22m SiGe BiCMOS Technology
采用0.18μm SiGe BiCMOS工艺的1抽头40Gb/s超前判决反馈均衡器
0.18μm SiGe BiCMOS, 3.3V, 230mA, 40Gb/s
JSSC 2006第10期Wireline I/O
A 165-Gbs 41 Multiplexer in InP DHBT Technology
本文介绍了一种基于InP DHBT技术的165 Gb/s 4:1多路复用器。
165 Gb/s, 3.2 V, 1.6 W
JSSC 2006第10期Other
A 28-W Q-Band High-Efficiency Power Amplifier
一款高效能Q波段功率放大器，最大功率2.8W，效率达29%。
42–46 GHz, 2.8 W (34.5 dBm), 23% to 26% PAE
JSSC 2006第10期Other
A 60 mW per Lane 4 23-Gbs 255 1 PRBS Generator
设计了一种超低功耗、四通道并行输出的PRBS发生器，每通道功耗仅60mW，最高工作速率达23Gb/s。
23Gb/s, 235mW, 2.5V
JSSC 2006第10期Other
A 6.2-GFlops Floating-Point Multiply-Accumulator With
一款采用条件归一化技术的62-GFlops浮点乘加器，实现3 GHz以上单周期吞吐量
3.1 GHz, 1.3V, 6.2 GFlops, 1.2W
JSSC 2006第10期RF & Wireless
A 931-GHz Subharmonic Passive Mixer in 90-nm CMOS Technology
90纳米CMOS技术下设计的931GHz次谐波无源混频器，实现低转换损耗
转换损耗8-11 dB（9-31 GHz）, 12-15 dB（6.5-20 GHz和12-33 GHz）
JSSC 2006第10期OtherNeural Network Accelerator
An Integrated Frequency Response Characterization System With a Digital Interface for
提出一种紧凑型混合信号测试系统，用于片上模拟电路频率响应特性测试。
0.35μm CMOS, 0.3mm²面积, 130MHz测试带宽
JSSC 2006第10期Memory
An Ultra-Low-Power Memory With a Subthreshold Power Supply V oltage
130纳米工艺下实现190mV超低电压工作的512×13位存储器
130nm CMOS, 190mV/28kHz(读), 216mV(写), 310mV/1MHz, 1.197μW总功耗
JSSC 2006第10期RF & Wireless
Analog AGC Circuitry for a CMOS WLAN Receiver
提出一种用于CMOS WLAN接收机的开环模拟AGC电路，解决OFDM信号高峰均比问题
0.18μm CMOS, 增益误差<1dB, 收敛时间5.6μs
JSSC 2006第10期OtherNeural Network Accelerator
Analysis and Measurement of Signal Distortion due to ESD
分析ESD保护电路对高频信号完整性的影响并提出设计建议。
100 dBc, 100 MHz
JSSC 2006第10期Other
Comments and Corrections Comment on Corrections to “A 1.5-V , 1.5-GHz CMOS Low Noise Amplifier” Derek K. Shaeffer and Thomas H. Lee Manuscript received July 31, 2006.
论文更正了先前发表文章中表达式(23)的转录错误。
无
JSSC 2006第10期OtherNeural Network Accelerator
Design Methodology for a 40-GSampless Track and Hold Amplifier in 018- 22m SiGe B
设计了一种40-GSamples/s的跟踪保持放大器，采用0.18-μm SiGe BiCMOS工艺，功耗540mW，面积1.1mm²。
40-GSamples/s, 540mW, 1.1mm², 43 GHz带宽
JSSC 2006第10期Other
Design of Components and
研究集成电感下方器件布局的涡流效应，提出减小涡流损耗和磁耦合的技术，实现面积节省50%的VCO设计。
面积节省50%，相位噪声和输出功率与传统VCO相当
JSSC 2006第10期OtherNeural Network Accelerator
Design of Mixed-V oltage IO Buffer by Using NMOS-Blocking Technique
提出一种nMOS阻断技术，用于设计混合电压I/O缓冲器，解决栅氧可靠性问题。
0.25μm 2.5V CMOS, 0.13μm 1V CMOS
JSSC 2006第10期Data ConvertersDAC
Direct Digital Synthesizer With Sine-Weighted DAC at 32-GHz Clock Frequency in I
采用InP DHBT技术的32GHz时钟频率直接数字频率合成器，通过正弦加权DAC架构实现高效能低功耗。
32GHz时钟频率，125MHz至16GHz输出范围，9.45W功耗
JSSC 2006第10期OtherNeural Network Accelerator
Frequency-Independent Asymmetric Double- /25 Equivalent Circuit for On-Chip Spiral Inductors: Physics-Based Modeling
提出了一种频率无关的非对称双等效电路模型，用于片上螺旋电感的高精度建模。
0.18μm CMOS工艺，宽频率范围（超过自谐振频率）
JSSC 2006第10期Clocking & PLLs
InP DHBT-Based Monolithically Integrated CDRDEMUX IC Operating at 80 Gbits
基于InP DHBT技术的80 Gbit/s CDRDEMUX集成电路，具有低相位噪声和高信号摆幅。
80 Gbit/s, 600 mV信号摆幅, 40 GHz时钟信号, 相位噪声-98 dBc/Hz@100 kHz, 1.65 W功耗
JSSC 2006第10期Other
Introduction to the Special Issue on the 2007 IEEE International Solid-State
2007年IEEE国际固态电路会议特刊介绍，精选了模拟、无线、RF等领域的优秀论文。
0.13μm CMOS
JSSC 2006第10期Other
New Associate Editor I T IS my pleasure to announce the appointment of
本文介绍了Philip K. T. Mok教授作为IEEE JSSC期刊新副主编的任命及其研究领域。
无
JSSC 2006第10期Clocking & PLLsVCO
Novel VCO Architecture Using Series Above-IC FBAR and Parallel LC Resonance
采用串联FBAR和并联LC谐振的新型VCO架构，显著改善相位噪声性能
144.1 dBc/Hz @1MHz, 149.6 dBc/Hz @3MHz
JSSC 2006第10期Other
OCTOBER 2006 VOLUME 41 NUMBER 10 IJSCBC ISSN 0018-9200 EDITORIAL New Associate E
IEEE JSSC期刊2006年10月特刊聚焦化合物半导体集成电路，涵盖高速信号处理与功率放大器设计。
23Gb/s, 165Gb/s, 80Gbit/s, 40Gb/s, 2.8W
JSSC 2006第10期MemorySRAM
Weak Cell Detection in Deep-Submicron SRAMs: A Programmable
提出一种数字可编程检测技术，用于检测深亚微米SRAM中的弱单元。
无
JSSC 2006第11期OtherNeural Network AcceleratorOp-Amp
1-V DTMOS-Based Class-AB Operational Amplifier Implementation
本文介绍了一种基于动态阈值电压MOS晶体管(DTMOS)的新型低压AB类运算放大器。
50.1dB开环增益, 26.2MHz GBW, 78dB CMRR, 550μW功耗
JSSC 2006第11期RF & WirelessVCO
5-GHz Oscillator Array With Reduced Flicker Up-Conversion in 013-22m CMOS
提出多谐振腔振荡器拓扑，减少闪烁噪声上转换，实现5GHz振荡器阵列。
相位噪声优于-120dBc/Hz@1MHz偏移，调谐范围4.7-5.9GHz
JSSC 2006第11期Power Management
5257-GHz 48-dB Image Rejection GaInPGaAs HBT Weaver Down-Converter Using LO Freq
采用Weaver架构的GaInP/GaAs HBT下变频器，实现48dB镜像抑制。
5.2GHz/5.7GHz RF频率下镜像抑制比48dB/44dB
JSSC 2006第11期Power Management
866868-Hopping Accelerators for On-Chip Power Supply Circuit to
提出一种用于片上电源电路的866868跳频加速器，实验验证其纳秒级瞬态响应能力。
5 ns瞬态时间，等效25k逻辑门负载
JSSC 2006第11期Other
A 0.18-/22m CMOS Analog Min-Sum Iterative Decoder for a (32,8) Low-Density Parity-Check (LDPC) Code
提出了一种基于电流镜的模拟最小和迭代解码器，用于高效解码LDPC码和Turbo码。
6 Mb/s数据吞吐量，5 mW功耗，BER 10^-5时编码增益损失0.3 dB
JSSC 2006第11期Clocking & PLLsVCO
A 10-Gbs CMOS CDR and DEMUX IC With a Quarter-Rate Linear
本文介绍了一种10Gb/s的CMOS CDR和解复用器IC，采用0.13μm工艺，具有低功耗和高性能。
0.13μm CMOS, 1.2V, 100mA, 2.5V, 9.95328Gb/s, BER<10^-12, 0.5UI jitter tolerance, 2.1ps jitter
JSSC 2006第11期Data ConvertersPipeline ADC
A 14-bit 20-MSs Pipelined ADC
提出一种新型数字失真校准技术，应用于14位20MS/s流水线ADC，显著改善谐波抑制性能。
14-bit, 20MS/s, 71.6dB SNDR, 82.3dB SFDR, 33.7mW@2.8V
JSSC 2006第11期MemoryFlash Memory
A 18-V 256-Mb Multilevel Cell NOR Flash Memory With BGO Function
介绍了一种采用130nm CMOS工艺的1.8V 256Mb四层单元NOR闪存，具备后台操作功能。
1.8V, 256Mb, 67ns随机访问时间, 54MHz突发读取, 100k编程/擦除周期
JSSC 2006第11期Other
A 231-MHz, 2.18-mW 32-bit Logarithmic Arithmetic Unit for Fixed-Point 3-D
提出一种用于移动3D图形系统的32位定点对数运算单元，支持多种运算并优化精度。
231 MHz, 218 mW, 1.8-V supply
JSSC 2006第11期Other
A Burst-Mode Bit-Synchronization IC With Large Tolerance for Pulse-Width Distortion for Gigabit Ethernet PON Hitoyuki Tagami, Seiji Kozaki, Kenich Nakura, Shigeki Kohama
一种具有大脉冲宽度失真容限的突发模式位同步IC，适用于千兆以太网无源光网络上游传输。
脉冲宽度失真容限0.66 UI（超过IEEE 802.3ah规范0.22 UI）
JSSC 2006第11期RF & WirelessDLL
A Calibrated Pulse Generator for Impulse-Radio UWB Applications
提出一种用于脉冲无线电超宽带应用的100Mb/s脉冲位置调制发生器，采用混合模式校准电路确保脉冲位置和宽度的准确性。
100 Mb/s, 1 ns脉冲宽度, 脉冲位置误差<4%, 脉冲宽度误差<4%
JSSC 2006第11期Data ConvertersDAC
A Continuous-Time Programmable Digital FIR Filter
设计并实现了一种连续时间可编程数字FIR滤波器，结合了模拟和数字系统的优势。
6-bit ADC, 8-bit DAC, 6.0 kHz带宽
JSSC 2006第11期RF & WirelessVCO
A Fully Integrated Direct-Conversion Receiver for CDMA and GPS Applications
一款用于CDMA和GPS应用的全集成零中频接收器芯片。
1.2dB NF, 11dBm IIP3, 15.5dB增益（CDMA LNA）；1.7dB NF, 74dB增益（GPS路径）；134dBc/Hz@900kHz相位噪声
JSSC 2006第11期RF & Wireless
A Low-Power Digital IC Design Inside the Wireless Endoscopic Capsule Xiang Xie G
无线内窥镜胶囊中的低功耗数字IC设计，用于实时图像监测和消化道诊断。
0.18μm CMOS, 6.2mW, 8fps@320×288, 2Mb/s
JSSC 2006第11期RF & Wireless
A Low-Power Dual-Band Triple-Mode WLAN CMOS Transceiver
本文介绍了一种低功耗双频三模式WLAN CMOS收发器。
78 mA接收模式, 76 mA发射模式, 3.5/4.2 dB系统噪声系数, -93/-94 dBm灵敏度, 3.2/3.4%误差矢量幅度
JSSC 2006第11期Other
A New On-Chip Substrate-Coupled Inductor Model
提出了一种新的片上衬底耦合电感模型，通过可扩展表达式实现精确建模。
高频下终端间等效电阻降低、电感及品质因数的智能解释
JSSC 2006第11期Clocking & PLLsClock Generation
A Quantization Noise Suppression Technique for /1/6Fractional-/78Frequency Synthesizers
本文首次实现了一种用于1/6分数频率合成器的量化噪声抑制技术，采用1/1.5分频单元减小频率步进，降低量化噪声6dB。
0.18μm CMOS, 47.8mW, 100dBc/Hz@10kHz, 124dBc/Hz@1MHz, <1Hz频率分辨率, <10μs锁定时间
JSSC 2006第11期Other
Active CMOS Array Sensor for Time-Resolved
设计了一种用于时间分辨荧光检测的CMOS生物传感器阵列，无需外部读取器即可实现高灵敏度检测。
光子密度低至49/53 cm/50，动态范围超过74 dB，亚纳秒级时间分辨率
JSSC 2006第11期RF & Wireless
An MLSE Receiver for Electronic Dispersion Compensation of OC-192
一种MLSE接收器用于OC-192光纤链路的电子色散补偿，显著提升传输距离。
40-dB增益范围，7.5-GHz 3-dB带宽，12.5-Gb/s 4-bit ADC
JSSC 2006第11期Other
Bandwidth Extension Techniques for CMOS Amplifiers
介绍基于电感峰化的CMOS放大器带宽扩展技术，通过电容分裂和磁耦合实现高带宽扩展比。
0.18μm CMOS, 带宽扩展比高达4.9, 单级增益12 dB
JSSC 2006第11期RF & WirelessLNANeural Network Accelerator
Design of a Sub-mW 960-MHz UWB CMOS LNA
设计了一种用于传感器网络的亚毫瓦级960MHz超宽带CMOS低噪声放大器
13dB功率增益, 3.6dB最小噪声系数, 10dBm IIP3, 0.72mW功耗@1.2V
JSSC 2006第11期Other
Digital Object Identifier 101109JSSC2006886480
无摘要提供，无法生成概要。
无摘要提供，无法确定关键性能指标。
JSSC 2006第11期Other
Digital Object Identifier 101109JSSC2006886490
该论文探讨了数字对象标识符在IEEE JSSC期刊中的应用。
无
JSSC 2006第11期Other
Introduction to the Special Issue on the 2005 Asian Solid-State Circuits Conference (A-SSCC’05)
2005年亚洲固态电路会议精选论文特刊介绍
无
JSSC 2006第11期MemorySRAM
NOVEMBER 2006 VOLUME 41 NUMBER 11 IJSCBC ISSN 0018-9200 New
该期刊收录了2005年亚洲固态电路会议的多篇论文，涵盖SRAM、算术单元、无线胶囊内窥镜等多个领域。
如：231MHz, 2.18mW, 32位
JSSC 2006第11期Other
New Associate Editors I T IS my pleasure to announce the appointment of
IEEE JSSC期刊宣布新任副编辑David Nairn和Darrin Young的任命，并感谢退休副编辑Iuri Mehr的贡献。
无
JSSC 2006第11期Analog CircuitsBandgap Reference
Patent Abstracts The Patent Abstracts and References cited are intended to provide the minimum information necessary for determining interest. The full text and images can be obtained from the U.S. Patent Office at http:// www.uspto.gov. 7,009,373 March 7, 2006 Switched Capacitor Bandgap Reference Circuit Inventors: Patrick J. Garavan (Limerick, IE) Assignee: Analog Devices, Inc. (Norwood, MA, ) Filed: April 13, 2004..
一种补偿开关电容电路中寄生电容的电路设计
未明确提及
JSSC 2006第11期MemorySRAM
Read Stability and Write-Ability Analysis of SRAM Cells for
分析纳米技术下SRAM单元的读稳定性和写能力，提出新的N曲线度量方法。
无
JSSC 2006第11期MemorySRAM
SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Thin-BOX FD-SOI Transistors
提出一种采用薄埋氧全耗尽绝缘体上硅晶体管的低功耗SRAM电路，通过背栅偏置提高操作裕度和速度，减少待机漏电流。
低电压操作下写入速度提升30%，待机功耗降低90%
JSSC 2006第11期OtherESD
Self-Substrate-Triggered Technique to Enhance Turn-On Uniformity of Multi-Finger ESD
提出一种自衬底触发技术，提高多指GGnMOS在ESD保护中的导通均匀性。
0.13μm CMOS工艺，薄栅氧化层25/23/65
JSSC 2006第12期Other
2006 Index IEEE Journal of Solid-State Circuits Vol 41 This index covers all tec
2006年IEEE固态电路期刊索引，涵盖往年论文的评论与修正。
无
JSSC 2006第12期Clocking & PLLsCharge PumpPLL
A 05-GHz to 25-GHz PLL With Fully
本文介绍了一种适用于高缩放工艺的宽范围时钟生成PLL，采用全差分电源调节调谐方案。
0.5至2.5 GHz频率范围，2.4 GHz时功耗14 mA，抖动2.36 ps rms
JSSC 2006第12期Data ConvertersTime-Interleaved ADC
A 1-GS/s 11-bit ADC With 55-dB SNDR, 250-mW Power Realized by a High Bandwidth Scalable Time-Interleaved Architecture
提出一种消除时序偏移的高带宽时间交错ADC架构，实现1GS/s 11-bit 55dB SNDR性能。
1GS/s 11-bit 55dB SNDR 250mW 3.5mm²
JSSC 2006第12期Clocking & PLLs
A 1-ps Resolution Jitter-Measurement Macro
开发了一种具有1-ps分辨率的实时抖动测量宏，采用插值抖动过采样等技术。
1-ps分辨率，90nm工艺
JSSC 2006第12期RF & WirelessEqualizer
A 10-Gbs 5-Tap DFE4-Tap FFE Transceiver in 90-nm CMOS Technology
90纳米CMOS工艺下10Gb/s收发器，采用5抽头DFE和4抽头FFE实现高效信号传输
10Gb/s, 300mW, 1200mVppd
JSSC 2006第12期Data ConvertersCMOS Image Sensor
A 1/1.8-inch 6.4 MPixel 60 frames/s CMOS Image Sensor With Seamless Mode Change Satoshi Yoshihara, Yoshikazu Nitta, Masaru Kikuchi, Ken Koseki, Yoshiharu Ito, Yoshiaki Inada, Souichiro Kuramochi, Hayato Wakabayashi, Masafumi Okano, Hiromi Kuriyama, Junichi Inutsuka, Akari Tajima, Tadashi Nakajima, Yoshiharu Kudoh, Fumihiko Koga, Yasuo Kasagi
一款1/1.8英寸6.4百万像素60帧/秒的CMOS图像传感器，采用0.18微米工艺制造。
1/1.8-inch 6.4 MPixel, 60 frames/s, 38% fill factor, 12ke-/lux.s sensitivity
JSSC 2006第12期Data ConvertersDACCharge Pump
A 1.8-GHz Spur-Cancelled Fractional-N Frequency Synthesizer With LMS-Based DAC
18GHz分数N频率合成器采用LMS算法DAC消除杂散，实现低相位噪声
0.18μm CMOS, 1.8V, 29mW
JSSC 2006第12期OtherTransceiver
A 19-GHz Single-Chip CMOS PHS Cellphone
一款采用0.18微米CMOS工艺的单片PHS手机芯片，集成了射频、音频、调制解调器等功能。
接收灵敏度106 dBm，发射功率-34 dBm EVM，相位噪声-118 dBc/Hz @600 kHz
JSSC 2006第12期Data ConvertersDelta-Sigma ADC
A 20-mW 640-MHz CMOS Continuous-Time /6/1ADC With 20-MHz Signal Bandwidth, 80-dB Dynamic Range and 12-bit ENOB
一款20mW功耗、640MHz工作频率的连续时间61ADC，具有20MHz信号带宽和80dB动态范围。
130nm CMOS, 1.2V, 20-40MS/s, 76dB SNR, 78dB THD, 74dB SNDR, 12 ENOB
JSSC 2006第12期Clocking & PLLs
A 25-Gbs CDR in 90-nm CMOS for High-Density Interconnects
90纳米CMOS工艺下实现25Gbps时钟数据恢复电路，适用于高密度互连应用
8-28 Gb/s工作范围，0.22 UI抖动，98mW功耗@1.1V
JSSC 2006第12期Clocking & PLLsCDR
A 2.5-Gb/s Multi-Rate 0.25- /22m CMOS Clock and Data Recovery Circuit Utilizing a Hybrid Analog/Digital Loop Filter and All-Digital Referenceless
一种0.25微米CMOS多速率时钟数据恢复电路，结合模拟/数字边界实现高性能、小面积和低功耗。
155Mb/s至2.5Gb/s, 197mA最大功耗, 5x5mm封装
JSSC 2006第12期Other
A 32-Site 4-Channel High-Density Electrode Array for a
一种用于人工耳蜗的32位点4通道高密度电极阵列，具有高刺激密度和低功耗特性。
500μA双相电流刺激，8位分辨率，<1%电荷失配，4μs最小脉冲宽度，2.5mW/通道功耗
JSSC 2006第12期Data ConvertersDelta-Sigma ADC
A 375-mW Quadrature Bandpass 16ADC With 85-MHz BW and 90-dB DR at 44 MHz
一款用于多标准电视调谐器的375mW正交带通16位ADC，在44MHz中心频率下实现90dB动态范围和8.5MHz带宽。
375mW功耗, 90dB动态范围, 8.5MHz带宽, 44MHz中心频率
JSSC 2006第12期Analog Circuits
A 4.1-mW 10-MHz Fourth-Order Source-Follower- Based Continuous-Time Filter With 79-dB DR
提出一种基于复合源跟随器的连续时间滤波器，实现高线性度和低功耗。
0.18μm CMOS, 1.8V, 41mW, 10MHz, 17.5dBm IIP3, 40dB HD3
JSSC 2006第12期RF & WirelessPower AmplifierNeural Network Accelerator
A 43315 dBm CMOS RF Doherty Power Amplifier for
0.13微米CMOS工艺实现的差分Doherty功率放大器，最高输出功率4331.5dBm，峰值效率36%。
4331.5dBm输出功率, 36% PAE, 10dB功率范围内PAE>18%
JSSC 2006第12期Other
A 45-mW Closed-Loop 16Micro-Gravity CMOS SOI Accelerometer
本文介绍了一种用于闭环操作的3V开关电容CMOS接口电路的设计、实现和特性分析，应用于横向电容微重力SOI加速度计。
4μg/√Hz分辨率，95dB动态范围，2-8μg偏置不稳定性，4.5mW功耗
JSSC 2006第12期RF & Wireless
A 5-GHz 108-Mb/s 2 2 MIMO Transceiver RFIC With Fully Integrated 20.5-dBm /80/49/100/66 Power Amplifiers in 90-nm CMOS
本文介绍了一种5GHz 2x2 MIMO WLAN收发器RFIC，采用90nm CMOS工艺，解决了MIMO集成中的关键问题。
90nm CMOS, 5GHz, 108Mb/s, -76dBm灵敏度
JSSC 2006第12期Power Management
A 5-V AC-Powered CMOS Filter-Selectivity Booster for POTS/ADSL Splitter
一种用于POTS/ADSL分离器的5V交流供电CMOS选择性增强器，实现70dB衰减和0.2dB平坦度
70dB衰减@30kHz, 0.2dB通带平坦度, 50mW功耗@5V AC
JSSC 2006第12期Data ConvertersSAR ADCNeural Network Accelerator
A 6-bit 600-MSs 53-mW Asynchronous ADC in 013-22m CMOS
一款基于逐次逼近的异步ADC，实现600-MS/s高速6位转换，适用于RF子采样应用。
600 MS/s, 6-bit, 34 dB SNDR, 5.3 mW
JSSC 2006第12期RF & Wireless
A 77-GHz Phased-Array Transceiver With On-Chip Antennas in Silicon: Receiver and Antennas
本文介绍了一种77GHz全集成硅基片上天线相控阵收发器的接收机部分。
LNA增益23dB/噪声系数6.0dB，接收路径增益37dB/噪声系数8.0dB，片上天线增益-32dBi
JSSC 2006第12期RF & WirelessHigh-Speed Link
A 995113-Gbs XFP Transceiver in 013-22m CMOS
一款用于XFP模块的9.95-11.3Gb/s收发器，采用0.13μm CMOS工艺，满足XFP抖动规范。
0.13μm CMOS, 9.95-11.3Gb/s, 800mW
JSSC 2006第12期Data Converters
A CMOS Imager With Column-Level ADC Using Dynamic Column Fixed-Pattern
提出一种采用动态列切换技术的CMOS图像传感器，有效降低列级ADC引入的固定模式噪声。
0.18μm CMOS工艺，固定模式噪声降低至0.67%满量程
JSSC 2006第12期Power Management
A CMOS Temperature-to-Frequency Converter With an Inaccuracy of Less Than 0.5 C( 3/27) From
本文介绍了一种在标准CMOS工艺中实现的温度-频率转换器，其温度误差小于0.5°C。
温度误差小于0.5°C（3σ），工业温度范围（-40°C至105°C）
JSSC 2006第12期Other
A Complex Image Rejection Circuit
提出一种基于符号检测的复杂图像抑制电路，用于直接转换接收机中的图像抑制。
65 dB图像抑制, 40 MS/s采样率, 23 mW功耗, 1.8 V电压
JSSC 2006第12期Other
A Current-Mode Display Driver IC Using Sample-and-Hold Scheme for QVGA Full-Color AMOLED Displays Jong Hak Baek, Myunghee Lee, Jae Hoon Lee, Han Su Pae, Chang Ju Lee, Jin Tae Kim, Chang Sik Choi, Hong Kwon Kim, Tae Jin Kim, and Ho
一款用于QVGA AMOLED显示器的电流模式驱动IC，采用采样保持方案。
720通道输出，8位分段DAC，10nA至10mA输出范围
JSSC 2006第12期RF & Wireless
A Dual-Antenna Phased-Array UWB Transceiver in 018-22m CMOS
一款采用0.18微米CMOS工艺的双天线超宽带收发器，通过天线多样性和集成射频选择性技术提升抗干扰能力。
噪声系数4.7 dB, IIP3 0.8 dBm, TX P1 dB 3.1 dBm, EVM 27.2 dB
JSSC 2006第12期RF & Wireless
A Fully Integrated 20-Gb/s Optoelectronic Transceiver Implemented in a Standard 0.13-/22m CMOS SOI Technology
在0.13微米CMOS SOI工艺上实现的双通道20Gb/s光电收发器芯片
20 Gb/s, BER<10^-12, 1.25W/通道
JSSC 2006第12期RF & Wireless
A Fully Integrated 2.4-GHz IEEE 802.15.4-Compliant Transceiver for ZigBee™ Applications Wolfram Kluge, Frank Poegel, Hendrik Roller, Matthias Lange, Tilo Ferchland
一款符合IEEE 802.15.4标准的2.4GHz CMOS收发器，具有低功耗和高灵敏度特性。
0.18μm CMOS, 14.7mA接收模式, 15.7mA发射模式, -101dBm灵敏度
JSSC 2006第12期Analog CircuitsNeural Network AcceleratorOp-Amp
A Micropower Chopper-Stabilized Operational Amplifier Using a SC Notch Filter With Synchronous Integration Inside the Continuous-Time
提出了一种微功耗斩波稳定运算放大器，采用SC陷波滤波器消除斩波噪声。
1.8-5.5V, 17μA, 3μV输入偏移, 0.02μV/°C, 350kHz GBW, 125kHz斩波频率
JSSC 2006第12期Other
A Polyphase Multipath Technique for Software-Defined
提出一种多相多路径技术，用于软件定义无线电发射机，减少谐波和边带，无需滤波器。
0.13μm CMOS, 1.2V, DC to 2.4 GHz, 8 mW输出功率
JSSC 2006第12期RF & Wireless
A Silicon 60-GHz Receiver and Transmitter Chipset for
一款基于0.13μm SiGe BiCMOS工艺的60GHz收发器芯片组，支持630Mb/s无线数据传输。
6dB噪声系数, 30dBm IIP3, 500mW接收功耗, 800mW发射功耗
JSSC 2006第12期RF & WirelessTransceiver
A WiMediaMBOA-Compliant CMOS RF Transceiver for UWB
一款符合WiMedia/MBOA标准的3-5GHz超宽带CMOS射频收发器
接收机增益4-37dB，发射机EVM 28dB@4dBm
JSSC 2006第12期RF & WirelessTransceiver
An 800-MHz6-GHz Software-Defined Wireless Receiver in 90-nm CMOS
一款基于90nm CMOS工艺的800MHz-6GHz软件定义无线接收机，具有低功耗ADC和可编程滤波器。
90nm CMOS, 800MHz-6GHz, 18–20 dB增益, 3–3.5 dB噪声系数
JSSC 2006第12期Other
CMOS DNA Sensor Array With Integrated A/D Conversion Based on Label-Free
本文介绍了一种基于0.5微米CMOS技术的无标记DNA传感器芯片，适用于低成本高集成应用。
0.5μm CMOS, 5V
JSSC 2006第12期Data ConvertersOp-Amp
Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies
提出基于比较器的开关电容电路技术，用于先进CMOS工艺中的模拟混合信号设计。
0.18μm CMOS, 7.9MS/s, 8.6 ENOB, 2.5mW
JSSC 2006第12期Data Converters
DECEMBER 2006 VOLUME 41 NUMBER 12 IJSCBC ISSN 0018-9200 Introduction to the Spec
该论文介绍了多种高性能ADC设计及其在CMOS技术中的应用。
如：80-dB动态范围, 12-bit ENOB, 600-MS/s采样率
JSSC 2006第12期Other
Digital Object Identifier 101109JSSC2006888113
该论文未提供摘要，无法进行概要总结。
无
JSSC 2006第12期Other
Digital Object Identifier 101109JSSC2006888114
该论文探讨了数字对象标识符在JSSC期刊中的应用。
无
JSSC 2006第12期Other
Digital Object Identifier 101109JSSC2006888115
无摘要，无法提供概要。
无
JSSC 2006第12期Other
Introduction to the Special Issue on the 2006 IEEE International Solid-State
介绍2006年IEEE国际固态电路会议(ISSCC)精选论文的特刊，重点关注数据转换器、模拟和RF电路等领域的进展。
74 dB SNDR, 20-MHz信号带宽
JSSC 2006第12期RF & Wireless
Low-Power 24-GHz Transceiver With Passive RX Front-End and 400-mV Supply
介绍了一款超低功耗2.4GHz收发器，适用于无线传感器网络。
400-mV supply, 7-dB noise figure, 7.5-dBm IIP3, 330 μW
JSSC 2006第12期OtherVCO
More on the 496110250Phase Noise Performance of CMOS Differential-Pair LC-Tank O
本文对CMOS差分对LC振荡器进行了严格的相位噪声分析，提出了一个紧凑的闭式相位噪声方程。
2.15-2.35 GHz, 144 dBc/Hz at 3 MHz offset, 4 mA bias current
JSSC 2006第12期RF & WirelessVCO
Single-Stage Low-Power Quadrature RF Receiver Front-End The LMV Cell
单级低功耗正交射频接收前端，集成LNA、混频器和VCO，共享偏置电流。
0.13μm CMOS, 1.2V, 5.4mW, 4.8dB NF, 36dB增益, -19dBm IIP3